基于FPGA的應答器上傳鏈路FSK數字信號解調

田海燕

(沈陽鐵路信號工廠，沈陽 110025)

1 概述

隨著應答器設備在鐵路系統的大量應用，應答器設備作為地對車信息傳遞的載體起到了重要作用。應答器設備具有信息傳輸速率高、信息量大、實時性強等特點，目前已成為鐵路既有線提速以及高速新線建設的重要設備。

應答器設備采用電磁感應技術，車載主機通過機車天線連續向地面輻射能量，當機車駛過地面應答器時，地面無源應答器得到能量并啟動工作。地面數據通過無線方式以FSK信號傳向機車，機車天線接收到地面信號后經過車載主機解調譯碼，最后將數據信息傳送給安全計算機。

FSK信號必須經過解調后才能通過解碼單元解析。本文提出1種利用現場可編程門陣列（FPGA）對FSK信號進行解調的方案。

FSK：頻移鍵控，就是用數字信號去調制載波的頻率。FSK信號具有抗干擾能力強、傳輸距離遠等優點，在日常生活和工業控制中被廣泛采用。例如鐵路系統和電力系統的載波通信中，也廣泛使用其傳送各種控制信息。

本設計中利用可靠性較高的FPGA芯片進行FSK信號的解調，用硬件描述語言智能分析FSK信號，從而滿足比較高的頻偏范圍和高頻解調要求，實現實時、穩定的FSK信號解調，具有解調電路簡單、可靠性高、使用器件少、調試工作量小的特點。

2 系統結構

由車載天線接收到的信號，經過前期信號處理后，把FSK數字信號傳送給FPGA進行數字解調，如圖1所示。

接收信號處理主要是對接收的信號進行濾波、放大等處理，形成FPGA可以識別的數字信號，可以對27.095 MHz能量信號進行隔離，對FSK信號進行選通放大，如圖2所示。

本設計的數字解調部分采用Altera公司的FPGA芯片，系統時鐘選用頻率為27.095 MHz的外部有源鐘振。FPGA芯片完成的數字解調部分的框圖如圖3 所示。

3 系統實現

歐洲標準應答器的載波頻率為282.2 kHz，鍵頻移控分別為3.951、4.515 MHz，數據傳輸頻率為564.48 kHz。根據A接口要求，中心頻率為(fH+fL)/2=4.234 MHz±175 kHz，頻率偏差為(fH+fL)/2=282.24 kHz±7%。

因此，在處理好基本解調的同時，還要在規定的頻偏下實現解調。本文用硬件語言來實現對硬件電路偏差造成頻偏的FSK信號的解調。

本文所介紹的解調為采樣信號解調，因此采樣頻率必須足夠高，這樣可以明顯區分兩個頻率的差異，以滿足頻偏要求。本系統采用鐘振時鐘27.095 MHz， PLL為8倍頻。

整個處理過程為并行執行，即能實現FSK信號的實時采樣。處理過程為采樣到合法的信號時，進行片內存儲，數據存儲為雙位存儲（主要為滿足頻偏范圍），當存儲達到存儲載頻周期時間時，組合判斷是否滿足載頻條件要求。此時處理采用延期1個采樣周期處理形式，數據采樣使用整體判斷與逐個跳移判斷結合，以便更好地進行數據采樣分析。若合法（允許歐標條件要求偏差存在），則輸出時鐘和數據。當采樣到非法頻率（頻偏超出歐標對FSK移頻條件要求）時，拋棄采樣信號，保證安全性。程序編寫時，注意VHDL語言的使用，比如采樣計數時，采用與或運算來代替簡單的計數運算，以便更好地實現高頻運行，防止時鐘歪斜及抖動。二進制編碼采用格雷碼，以減少信號跳變，更好地解決高頻下的毛刺和時鐘抖動。對FSK信號的占空比要求僅為15%及以上，以減少硬件設計電路的設計難度，更好地滿足硬件電路器件一致性和鍵頻跳變特性。FSK信號識別處理原理如圖4所示。

4 系統的實際應用及結果分析

整個設計使用Altera公司的EP3C25E144I7芯片，在Quartus II軟件平臺上進行布局布線，時序約束。布線后時序分析如圖5所示。

在圖5中，采樣信號頻率實際為229.25 MHz，滿足設計要求。

使用任意波形發生器輸出FSK信號，頻率為3.951 MHz,跳頻為4.515 MHz,FSK信號速率為282.2 kHz,用Signal Tap觀測，波形如圖6所示。

用Signal Tap芯片內部觀測，系統內部運行正常，符合設計思想，以下使用示波器觀測實際輸出波形。在以下波形圖中，上排為輸出CP，下排為TA。

將示波器設為小于最小觀察量時間觸發，觀察波形如圖7所示。

從圖7可以看出,時鐘周期和碼元數據對照，滿足設計要求。

調整任意波形發生器的FSK速率，可以觀察到速率在260～300 kHz之間無明顯差別，滿足設計要求。

為了滿足頻偏范圍，調整任意發生器的頻率為4.126 MHz，跳頻為4.691 MHz，觀測示波器波形如圖8所示。

從圖8可以看出，無錯碼和丟碼現象，滿足設計要求。

調整任意波形發生器的頻率為3.776 MHz，跳頻為4.346 MHz，觀測示波器波形如圖9所示。

從圖9可以看出，無錯碼和丟碼現象，滿足設計要求。

調整任意波形發生器的頻率為4.126 MHz，跳頻為4.696 MHz,觀測示波器波形如圖10所示。

從圖10可以看出，無錯碼和丟碼現象，滿足設計要求。

5 總結

使用FPGA來實現FSK解調，第一，考慮到實際接收到的FSK信號碼元波形分為過渡區和穩定區,在解調時只使用碼元穩定區中若干個載波周期內的采樣值作解調判決，可以盡量減少誤碼率，以便在有限小的時間內，接收更多的有效位。第二，通過存儲信息的智能判斷，能夠更好地識別高頻FSK信號，并且可以減少硬件設計要求。第三，傳統的FSK解調方式都是采用硬件電路實現，電路復雜，調試不便。文中采用硬件描述語言設計的基于FPGA解調，設計靈活，修改方便，有效減少了元器件的使用數量，增加了可靠性，同時系統采用VHDL語言進行設計，具有良好的可移植性及產品升級的系統性。第四，在工廠生產時，FPGA的解調比硬件解調電路省去了電路的調試，并且減少了加工工序，有利于工廠批量生產。

本方案已經在沈陽鐵路信號工廠的應答器傳輸模塊上使用，通過了實驗室實驗，FSK的解調良好，在應答器啟動后，無錯碼和誤碼現象，完全滿足產品設計要求。近期在武漢到襄樊線路350 km/h的運行條件下，接收龐巴迪應答器數據良好。各種實驗和現場試用表明，使用FPGA芯片實現FSK解調，具有很大的優越性。

[1] FFFIS for Eurbalise SUBSET-036-v241 [S]．2007.

[2] Test Specification for Eurobalise FFFIS SUBSET-085-v222 [S]．2007.

[3] Altera Corporation．Development Tools Selector Guide，1999.

[4] 徐光輝，程東旭，黃如． 基于FPGA的嵌入式開發與應用[M]，北京：電子工業出版社，2006.

[5] 褚振勇，翁木云．FPGA設計及應用[M]．西安：西安電子科技大學出版社，2002.