基于VMM的流量管理芯片驗(yàn)證

劉 燕,王京梅,張 帆,蘭中文

摘 要:流量管理芯片的驗(yàn)證是目前業(yè)界的熱點(diǎn)與難點(diǎn),驗(yàn)證工程師們一直在努力尋找用于流量測(cè)量的較好方法。采用System Verilog 語言,基于Synopsys公司最新推出的驗(yàn)證方法學(xué)VMM,提出一種用于流量管理芯片驗(yàn)證的分層次驗(yàn)證環(huán)境。該環(huán)境對(duì)流量測(cè)量方法進(jìn)行重點(diǎn)研究,放棄采用參考模型的傳統(tǒng)驗(yàn)證思路,提供一種參考基準(zhǔn)可變,時(shí)間窗位置可移,長度可調(diào)的,可在不同設(shè)計(jì)間高度重用的流量檢測(cè)機(jī)制。該驗(yàn)證環(huán)境及驗(yàn)證方法在海思半導(dǎo)體某流量管理芯片開發(fā)過程中的成功應(yīng)用,保證了芯片開發(fā)質(zhì)量,縮短了項(xiàng)目開發(fā)周期,為其他同類芯片的開發(fā)提供了強(qiáng)有力的支持。

關(guān)鍵詞:VMM;流量管理;芯片;驗(yàn)證

中圖分類號(hào):TN407文獻(xiàn)標(biāo)識(shí)碼:A

文章編號(hào):1004-373X(2009)12-015-04

Verification of Traffic Managing Chip Based on VMM

LIU Yan1,WANG Jingmei1,ZHANG Fan2,LAN Zhongwen1

(1.State Key Laboratory of Electronic Thin Films and Integrated Devices,University of Electronic Science and Technology of China,Chengdu,610054,China;

2.Hisilicon Technologies Co.Ltd.,Shenzhen,518129,China)

Abstract:The verification of traffic managing chip is currently the hotspot and difficulty in this field.Verification engineers have been trying their best to find a better way to traffic measurement.Adopting System Verilog,based on VMM library supplied by Synopsys,one layered verification environment is presented.Focusing on the research of traffic measurement,abandoning the traditional verification thought with RM,the environment provides one traffic check mechanism,in which reference benchmark is variable,time window is movable and time length is adjustable.Successful application of the verification environment and methods introduced in this article in traffic managing chip in Hisilicon not only shorten the period and assure the quality but also strongly supportd the development of congeneric chips.

Keywords:VMM;traffic managing;chip;verification

0 引 言

隨著半導(dǎo)體集成技術(shù)的飛速發(fā)展,SoC的集成規(guī)模日益龐大,集成功能日益復(fù)雜。芯片驗(yàn)證在芯片研發(fā)中所占的比例越來越重,占據(jù)了整個(gè)研發(fā)周期的70%以上[1]。芯片驗(yàn)證已成為整個(gè)芯片流程中的瓶頸,驗(yàn)證的完備性和驗(yàn)證效率的提高成為驗(yàn)證的難點(diǎn),也是目前驗(yàn)證的主要研究方向。

Synopsys是實(shí)現(xiàn)高復(fù)雜的SoC設(shè)計(jì)。最新推出VMM驗(yàn)證方法學(xué)[2],基于System Verilog語言。System Verilog具有面向?qū)ο笳Z言的抽象數(shù)據(jù)結(jié)構(gòu)[3],相對(duì)于E語言、TCL、C/C++等驗(yàn)證語言,System Verilog的特殊性在于它將設(shè)計(jì)和驗(yàn)證組合成同一種語言[4],從而使環(huán)境實(shí)現(xiàn)更加簡單,結(jié)構(gòu)更清晰,維護(hù)性更強(qiáng)。VMM以其清晰的分層架構(gòu)體系,便于維護(hù)和擴(kuò)展的優(yōu)勢(shì)越來越受到各公司的重視。瑞薩科技采用Synopsys的VCS功能驗(yàn)證解決方案開發(fā)復(fù)雜的SoC,并選定了VMM方法集,用于驗(yàn)證其重要的Super Hyway總線片上互連架構(gòu)[5]。中科院計(jì)算所采用VMM驗(yàn)證方法實(shí)現(xiàn)AXI總線系統(tǒng)的驗(yàn)證[6]。

1 VMM介紹

Synopsys提供的VMM不僅是一套驗(yàn)證方法,更是一種實(shí)現(xiàn)。其中,提供VMM庫供用戶在VCS環(huán)境下使用。VMM庫包括一系列的標(biāo)準(zhǔn)基本類,主要有vmm_data,vmm_atomic_gen,vmm_xactor,vmm_xactor_callbacks,vmm_channel,vmm_env,vmm_log等。通過對(duì)這些基本類的繼承與過載,可構(gòu)造靈活的驗(yàn)證環(huán)境。

2 流量管理芯片介紹

流量管理芯片通過對(duì)網(wǎng)絡(luò)中數(shù)據(jù)流量的合理規(guī)劃和有效控制實(shí)現(xiàn)對(duì)現(xiàn)有網(wǎng)絡(luò)資源的合理利用,從而控制網(wǎng)絡(luò)擁塞,是網(wǎng)絡(luò)中實(shí)現(xiàn)QoS的核心。上行流量管理芯片的結(jié)構(gòu)如圖1所示,芯片將由轉(zhuǎn)發(fā)引擎接收的報(bào)文切割為交換網(wǎng)識(shí)別的定長信元,以信元為粒度進(jìn)行調(diào)度,最終將信元輸出到交換網(wǎng)。其中,信元調(diào)度部分是芯片中實(shí)現(xiàn)QoS的核心,主要通過各種調(diào)度算法進(jìn)行流量的分配,提供基于優(yōu)先級(jí)的精確帶寬分配。優(yōu)先級(jí)間采用WFQ[7]進(jìn)行調(diào)度,固定包長誤差小于5%,混合包長誤差大于3%。

圖1 流量管理芯片的結(jié)構(gòu)

3 驗(yàn)證工作及驗(yàn)證策略

根據(jù)前面對(duì)流量管理芯片的介紹,驗(yàn)證工作主要關(guān)注以下幾方面:

(1) 各級(jí)調(diào)度實(shí)現(xiàn)合理。優(yōu)先級(jí)間WFQ調(diào)度實(shí)現(xiàn)合理,各優(yōu)先級(jí)獲得的帶寬在允許的誤差范圍之內(nèi)。

(2) 報(bào)文處理正確。報(bào)文進(jìn)行正確的切割、緩存,最終輸出正確的信元到交換網(wǎng)。

(3) 同一隊(duì)列的信元不能出現(xiàn)亂序、覆蓋、丟棄等現(xiàn)象。

其中,對(duì)于調(diào)度合理性的測(cè)試,由于各種流量調(diào)度算法實(shí)現(xiàn)復(fù)雜,要建立其參考模型十分困難且意義不大。于是,毅然放棄了傳統(tǒng)采用參考模型的思路,而選擇流量檢測(cè)機(jī)制指導(dǎo)仿真驗(yàn)證。流量檢測(cè)的基本思想為:檢測(cè)各隊(duì)列在指定時(shí)間窗內(nèi)接收的流量,將各隊(duì)列的流量檢測(cè)值與預(yù)期值進(jìn)行比較,從而判斷流量分配是否合理。通過將DUT的輸出與參考模型的輸出進(jìn)行比較來判斷報(bào)文處理的正確性。對(duì)于信元亂序、覆蓋、丟棄等的檢測(cè),通過在仿真環(huán)境中添加自動(dòng)檢測(cè)功能,并將檢測(cè)結(jié)果打印輸出,從而提高仿真環(huán)境檢測(cè)和觀察的自動(dòng)化程度,進(jìn)而提高驗(yàn)證效率。

4 驗(yàn)證環(huán)境的搭建

為完成芯片規(guī)格的驗(yàn)證,搭建了圖2所示的驗(yàn)證環(huán)境,整個(gè)驗(yàn)證環(huán)境分為4個(gè)層次:信號(hào)層、過渡層、命令層、測(cè)試層。其中,信號(hào)層是驗(yàn)證環(huán)境的最底層,為DUT提供信號(hào)級(jí)的連接,與DUT接口以及各種協(xié)議相關(guān),主要包含Driver,Monitor等各BFM。在整個(gè)驗(yàn)證環(huán)境中,信號(hào)層起著過渡層與DUT之間橋梁的作用。過渡層包含除信號(hào)層以外的其他驗(yàn)證組件。由于信號(hào)層的存在,過渡層不需要關(guān)心DUT的具體時(shí)序,完全采用抽象的數(shù)據(jù)結(jié)構(gòu),從而可提高驗(yàn)證環(huán)境的重用度和可維護(hù)性。命令層主要封裝了底層的一些命令以及各種表項(xiàng)配置函數(shù),供測(cè)試層調(diào)用。測(cè)試層是驗(yàn)證環(huán)境的最高層,主要包含各測(cè)試用例,通過調(diào)用命令層封裝的各種命令、函數(shù),完成對(duì)驗(yàn)證的控制,不用關(guān)心驗(yàn)證環(huán)境的具體實(shí)現(xiàn),從而可以使環(huán)境使用者與搭建者完全獨(dú)立開來。

圖2 分層次的驗(yàn)證環(huán)境

在介紹了驗(yàn)證環(huán)境的分層結(jié)構(gòu)以后,再來介紹如何利用VMM的基本函數(shù)庫完成環(huán)境中各驗(yàn)證組件的構(gòu)建并進(jìn)行正常的仿真。

4.1 激勵(lì)和激勵(lì)發(fā)生器

Generation是驗(yàn)證環(huán)境的激勵(lì),主要定義源地址、目的地址、優(yōu)先級(jí)、報(bào)文長度等各種報(bào)文信息,并提供根據(jù)報(bào)文信息產(chǎn)生報(bào)文數(shù)據(jù)的方法。Generation對(duì)vmm_data類繼承和過載得到報(bào)文基本類basepacket,再通過對(duì)basepacket繼承和過載得到vlan_packet,mpls_packet等各種報(bào)文類。為便于ScoreBoard自動(dòng)比較結(jié)果,對(duì)報(bào)文進(jìn)行隨機(jī)約束[8],將報(bào)文id和信元id固定填充到報(bào)文凈荷部分。

Generator是驗(yàn)證環(huán)境的激勵(lì)發(fā)生器,根據(jù)TC指定產(chǎn)生各種數(shù)據(jù)包,并將報(bào)文發(fā)送到輸出通道。采用vmm的基元發(fā)生器類生成Generator。通過宏調(diào)用`vmm_atomic_gen(basepacket,“類描述信息”),產(chǎn)生basepacket_atomic_gen基元發(fā)生器類。通過對(duì)該基元發(fā)生器的變量randomized_obj和stop_after_n_insts賦值,指定發(fā)包類型和發(fā)包數(shù)量。當(dāng)啟動(dòng)該基元發(fā)生器時(shí),就會(huì)產(chǎn)生指定數(shù)目的指定類型報(bào)文,并將報(bào)文自動(dòng)放入輸出通道。

4.2 驅(qū)動(dòng)器和監(jiān)視器

Driver是驗(yàn)證環(huán)境的驅(qū)動(dòng)器,將Generator產(chǎn)生的報(bào)文轉(zhuǎn)化為DUT的時(shí)序信號(hào)以驅(qū)動(dòng)DUT。Monitor是驗(yàn)證環(huán)境的監(jiān)視器,完成與Driver相反的操作,將DUT的輸出轉(zhuǎn)化為信元并發(fā)送到ScoreBoard。Driver和Monitor都由vmm_xactor類繼承得到。該驗(yàn)證環(huán)境中的其他驗(yàn)證組件如RM,ScoreBoard等也由vmm_xactor繼承而來。這些組件的所有功能都在main方法中實(shí)現(xiàn),它們的啟動(dòng)和停止分別通過調(diào)用函數(shù)start_xactor和stop_xactor完成。由于System Verilog對(duì)Verilog 2001完全兼容,驗(yàn)證環(huán)境只用一種語言就能實(shí)現(xiàn)與DUT的無縫銜接[9],從而使環(huán)境實(shí)現(xiàn)更簡單且維護(hù)性更強(qiáng)。同時(shí),采用System Verilog的接口機(jī)制將Driver與DUT,DUT與Monitor之間的信號(hào)進(jìn)行封裝。這樣可以提高DUT與驗(yàn)證環(huán)境的抽象層次,使環(huán)境具有更好的擴(kuò)展性和重用性。

4.3 參考模型

RM是驗(yàn)證環(huán)境的參考模型,以與DUT相同的方式將報(bào)文切割為信元,并將信元發(fā)送到ScoreBoard。作為參考模型,RM的正確實(shí)現(xiàn)顯得尤為重要。RM沒有DUT那樣嚴(yán)格的時(shí)序要求,它的處理由Generator產(chǎn)生抽象數(shù)據(jù)包,這使得用System Verilog編寫比用verilog編寫更加簡潔,靈活,正確性更高。同時(shí),由于DUT由設(shè)計(jì)人員編寫,RM由驗(yàn)證人員編寫,通過將DUT的輸出與RM的輸出進(jìn)行對(duì)比的方式判斷DUT功能的正確性,可以提高驗(yàn)證結(jié)果的可靠性,并進(jìn)一步提高驗(yàn)證效率。

4.4 流量檢測(cè)組件

Tm_tck是驗(yàn)證環(huán)境定義的用于流量檢測(cè)的callback類[10]。采用callback對(duì)流量檢測(cè)功能進(jìn)行回調(diào)封裝可以提高驗(yàn)證環(huán)境的重用度和可維護(hù)性。在Tm_tck中主要定義get_cell,traffic_check和report_traffic三個(gè)虛擬方法。get_cell提取信元的長度、隊(duì)列號(hào)、信元序號(hào)等信息,traffic_check在指定的時(shí)間窗內(nèi)檢測(cè)各隊(duì)列接收的報(bào)文數(shù)和字節(jié)數(shù),report_traffic根據(jù)報(bào)文數(shù)和字節(jié)數(shù)以及時(shí)間窗長度計(jì)算各隊(duì)列的流量,并打印流量信息。traffic_check提供3個(gè)輸入變量,即參考隊(duì)列號(hào)qcheck、起始檢測(cè)點(diǎn)num_start、結(jié)束檢測(cè)點(diǎn)num_end。當(dāng)調(diào)用traffic_check函數(shù)時(shí),就以qcheck隊(duì)列收到第num_start個(gè)信元為時(shí)間窗起點(diǎn),收到第num_end個(gè)信元為時(shí)間窗終點(diǎn)。通過設(shè)置不同的輸入變量,可以改變參考基準(zhǔn)、時(shí)間窗位置以及時(shí)間窗長度。

4.5 記分板

ScoreBoard是驗(yàn)證環(huán)境的記分板,主要完成信元正確性檢測(cè),信元亂序、覆蓋、丟棄檢測(cè),流量檢測(cè),仿真結(jié)束條件檢測(cè)等功能。驗(yàn)證環(huán)境中ScoreBoard的自動(dòng)化程度直接決定了仿真驗(yàn)證的效率。自動(dòng)化程度高且檢測(cè)機(jī)制完善的ScoreBoard可以極大地縮短觀測(cè)和定位問題的時(shí)間,從而提高驗(yàn)證效率。

ScoreBoard首先取出RM的輸出信元,用于提取信元隊(duì)列號(hào)、包id、信元id等信息。將{包id,信元id}作為信元標(biāo)識(shí),區(qū)分隊(duì)列號(hào)以信元標(biāo)識(shí)為索引將信元存入聯(lián)合數(shù)組rm_cell[*],再取出Monitor的輸出信元,提取信元隊(duì)列號(hào)信息,區(qū)分隊(duì)列號(hào)將信元壓入隊(duì)列mon_cell$。

在進(jìn)行信元正確性判斷時(shí),遍歷所有隊(duì)列號(hào),從非空mon_cell中彈出信元,以信元標(biāo)識(shí)為索引查詢r(jià)m_cell。若rm_cell中不存在對(duì)應(yīng)地址的信元或者信元內(nèi)容不相等都判斷為錯(cuò)誤信元。對(duì)于錯(cuò)誤的信元,打印出錯(cuò)誤信息。

在進(jìn)行信元亂序、覆蓋、丟棄等判斷時(shí),遍歷所有隊(duì)列號(hào),從非空mon_cell中依次彈出信元,將相鄰兩信元的信元標(biāo)識(shí)比較。若出現(xiàn)前面信元標(biāo)識(shí)大于后面信元標(biāo)識(shí),則判斷兩信元間出現(xiàn)亂序。若相鄰兩信元標(biāo)識(shí)相等,則說明兩信元間出現(xiàn)重疊。遍歷所有隊(duì)列號(hào),將rm_cell與mon_cell中的信元個(gè)數(shù)比較,若前者信元個(gè)數(shù)大于后者,則說明DUT有信元丟失現(xiàn)象。將出現(xiàn)亂序、覆蓋的信元以及丟棄信元的隊(duì)列號(hào)和信元丟棄個(gè)數(shù)打印輸出。

在進(jìn)行流量檢測(cè)時(shí),直接調(diào)用Tm_tck的流量檢測(cè)任務(wù)完成各隊(duì)列的流量檢測(cè)功能。

在檢測(cè)仿真結(jié)束條件時(shí),檢測(cè)DUT丟棄報(bào)文數(shù)、輸出報(bào)文數(shù)、RM輸出報(bào)文數(shù),當(dāng)DUT輸出報(bào)文數(shù)加丟棄報(bào)文數(shù)等于RM輸出報(bào)文數(shù)時(shí),仿真結(jié)束條件成立。

4.6 斷言和覆蓋率

為了提高仿真中觀察和定位問題的速度以及驗(yàn)證的效率和完備性,在環(huán)境中添加了斷言[11]和覆蓋率屬性[12]。通過在設(shè)計(jì)模塊對(duì)外接口的關(guān)鍵位置上設(shè)置斷言,可以有效地提高觀察和定位設(shè)計(jì)錯(cuò)誤的能力。此外采用代碼覆蓋率和功能覆蓋率手段進(jìn)行輔助驗(yàn)證。代碼覆蓋率包括行覆蓋率、條件覆蓋率、狀態(tài)機(jī)覆蓋率等,主要用于檢測(cè)RTL代碼的執(zhí)行情況,并由VCS自動(dòng)收集。根據(jù)代碼覆蓋率提供的代碼覆蓋情況,可以對(duì)代碼實(shí)現(xiàn)的正確性和冗余度進(jìn)行分析,并有針對(duì)性地添加用例,最終達(dá)到行覆蓋率100%,條件覆蓋率90%,狀態(tài)機(jī)覆蓋率100%的標(biāo)準(zhǔn)。對(duì)沒有達(dá)到標(biāo)準(zhǔn)的需要分析原因,給出解釋。功能覆蓋率需要定義覆蓋率點(diǎn)和覆蓋率組,主要檢測(cè)芯片功能點(diǎn)的覆蓋情況,不僅檢測(cè)單一的功能點(diǎn),還檢測(cè)功能點(diǎn)間的耦合。根據(jù)功能覆蓋率提供的信息,進(jìn)行定向用例補(bǔ)充,最終達(dá)到100%的覆蓋標(biāo)準(zhǔn)。

4.7 驗(yàn)證環(huán)境

VMM提供了用于實(shí)現(xiàn)驗(yàn)證環(huán)境的基本類vmm_env。vmm_env提供的基本函數(shù)和方法使環(huán)境的搭建到仿真的完成只需9步操作,業(yè)界稱為“vmm九步曲”。這9步操作分別對(duì)應(yīng)gen_cfg,build,reset_dut,cfg_dut,start,wait_for_end,stop,cleanup,report等9個(gè)任務(wù)和方法。

本環(huán)境在對(duì)這9個(gè)方法進(jìn)行繼承的同時(shí),對(duì)build,start,wait_for_end,stop,report等方法進(jìn)行過載。在build中將上述各驗(yàn)證組件通過接口、通道、mailbox等連接成圖2所示的驗(yàn)證環(huán)境,在start中調(diào)用各組件的start_xactor啟動(dòng)組件,在wait_for_end中調(diào)用ScoreBoard的仿真結(jié)束函數(shù),等待仿真結(jié)束。在stop中調(diào)用各組件的stop_xactor停止組件,在report中調(diào)用Tm_tck的report_traffic打印各隊(duì)列的流量信息。

5 驗(yàn)證的實(shí)現(xiàn)

在完成驗(yàn)證環(huán)境的搭建以后,為了測(cè)試優(yōu)先級(jí)間WFQ調(diào)度的精度,分別測(cè)試輸入報(bào)文在固定短包(64 B)、混合短包(64~256 B隨機(jī))、混合長短包(64~1 518 B隨機(jī))、混合長包(1 300~1 518 B隨機(jī))、固定長包(1 518 B)時(shí)8個(gè)優(yōu)先級(jí)間的調(diào)度情況。當(dāng)以優(yōu)先級(jí)1為基準(zhǔn)時(shí),優(yōu)先級(jí)間WFQ調(diào)度的誤差如圖3所示。從測(cè)試誤差分析,優(yōu)先級(jí)間WFQ調(diào)度滿足固定包長誤差大于5%、混合包長誤差小于3%的要求,且混合包長誤差小于固定包長,滿足芯片設(shè)計(jì)規(guī)格。

圖3 優(yōu)先級(jí)間WFQ調(diào)度誤差

為了測(cè)試調(diào)度的合理性,還測(cè)試了優(yōu)先級(jí)間WFQ調(diào)度與其他調(diào)度的耦合,優(yōu)先級(jí)間WFQ調(diào)度關(guān)系的動(dòng)態(tài)修改,以及同時(shí)修改優(yōu)先級(jí)間WFQ調(diào)度關(guān)系和其他調(diào)度關(guān)系的情況。嚴(yán)格執(zhí)行發(fā)現(xiàn)問題、定位問題、解決問題、回歸用例等操作流程。最終保證代碼通過所有用例的測(cè)試,且達(dá)到了代碼覆蓋率和功能覆蓋率標(biāo)準(zhǔn)。

6 結(jié) 語

這里介紹了VMM 的基本函數(shù)庫,在對(duì)流量管理芯片主要功能進(jìn)行分析的基礎(chǔ)上,分析驗(yàn)證的策略,描述如何利用VMM的基本函數(shù)完成流量管理芯片驗(yàn)證中各驗(yàn)證組件的構(gòu)建、驗(yàn)證環(huán)境的搭建以及進(jìn)行正常的仿真。在驗(yàn)證環(huán)境的基礎(chǔ)上,實(shí)現(xiàn)芯片優(yōu)先級(jí)間WFQ調(diào)度的成功驗(yàn)證。經(jīng)過分析可以看出,借助接口功能、斷言和覆蓋率屬性搭建的分層次驗(yàn)證環(huán)境結(jié)構(gòu)清晰、靈活性強(qiáng)、擴(kuò)展性好、重用度高,能夠極大地提高驗(yàn)證效率和驗(yàn)證的完備性。針對(duì)流量管理芯片的驗(yàn)證方法和驗(yàn)證策略能有效地指導(dǎo)芯片的仿真驗(yàn)證,采用callback封裝的流量檢測(cè)組件,不僅能保證芯片的成功驗(yàn)證,還可為我公司同類芯片完全重用,從而大大縮短同類產(chǎn)品的開發(fā)周期,降低開發(fā)成本,加快面市進(jìn)度。

參考文獻(xiàn)

[1]楊逸軒,傅興華.VMM在AVS解碼芯片驗(yàn)證中的應(yīng)用[J].電腦知識(shí)與技術(shù),2007(24):85-87.

[2]Janick Bergeron,Eduard Cerny,Alan Hunter,等.System Verilog 驗(yàn)證方法學(xué)[M].夏宇聞,楊雷,陳先勇,等譯.北京:北京航空航天大學(xué)出版社,2007.

[3]Ravi Surepeddi.System Verilog for Quality of Results (QoR)[J].IEEE Computer Society,2008.

[4]葛立偉.SystemVerilog設(shè)計(jì)和驗(yàn)證的統(tǒng)一語言[Z].電子工程專輯,2003.

[5]夏宇聞.System Verilog 簡介[J].中國集成電路,2006(2):40-50.

[6]張珩,辜帆.VMM驗(yàn)證方法在AXI總線系統(tǒng)中的實(shí)現(xiàn)Verification IP應(yīng)用一例[J].中國集成電路,2007(6):19-23.

[7]鐘山,岳祥.WFQ流量調(diào)度算法研究[J].光通信研究,2006(5):16-18.

[8]楊鑫,徐偉俊,陳先勇,等.System Verilog中的隨機(jī)化激勵(lì)[J].中國集成電路,2007(10):37-41.

[9]Han Ke,Deng Zhongliang,Shu Qiong.Verification of AMBA Bus Model Using System Verilog[A].IEEE Proceedings of the Eighth International Conference on Electronic Measurement and Instruments[C].2007.

[10]Janick Bergeron.Modeling Usable & Reusable Transactors in SystemVerilog[A].IEEE Proceedings of the 18th International Conference on VLSI Design Held Jointly with 4th International Conference on Embedded Systems Design[C].2005.

[11]Kausik Datta,Das P P.Assertion Based Verification Using DVL[A].IEEE Proceedings of the 17th International Conference on VLSI Design[C].2004.

[12]Runshan Yang,Liji Wu,Jun Guo.The Research and Implement of an Advanced Function Coverage Based Verification Environment[J].IEEE ASIC,2007:1 253-1 256.

作者簡介 劉 燕 女,1983年出生,碩士研究生。主要從事網(wǎng)絡(luò)芯片的驗(yàn)證工作。