高速PCB仿真技術應用于28nm FPGA系統設計技術分析

現今全球在10Gb/s速度以上的高端多層PCB設計案例，由于涉及許多高速電路分析理論及仿真技術經驗，因而大都還是由歐美大廠主導設計。多數亞洲公司尚未有完整實力能與歐美競爭對手在此利基型市場上相抗衡。隨著FPGA在制程上不斷借TSMC與UMC等晶圓大廠之力突破，從90nm一路快速發展至28nm，IO接口速度從10Gb/s不斷拉升至近30Gb/s的高速，市場對于如何將FPGA所需之硬件電路及PCB設計一次精確到位的要求，也急速增加。

自2005年起Altera最新FPGA系統設計及所有生產轉移至友晶科技。2009年中，友晶科技為美國航天產業一領導公司開發了40nm Stratix IV FPGA高階系統及所需的高速PCB仿真。目前，此系統已順利通過所有功能測試。圖1為此一系統外觀，PCB為22層板，長寬尺寸為38.2cm×23.3cm。此平臺為尖端航天科技在研發及應用上帶來新的解決方案。本文將描述在此項目開發過程，所遇到的PCB設計難題。

在高速40nm以下的FPGA系統設計過程中，研發人員需要克服不少挑戰，并運用包含SPICE在內的多種仿真工具，解決高速訊號電路面臨的訊號完整性(Signal Integrity)問題。通過對具體問題進行分析來優化零配件選擇和設計折衷，如層迭結構、介電材料、訊號線拓樸結構、線長、線寬和阻抗匹配組件等，并根據仿真結果對設計進行調整，以便在設計階段解決大多數的訊號完整性問題。圖2為我們使用仿真分析阻抗匹配組件對DDR3地址訊號的影響，透過仿真可以看到終端匹配電阻的使用將使訊號擁有較少的overshoot與undershoot。

為達成10Gb/s以上之接頭傳輸，基板層中的介電材料產生的傳輸損耗現象必需被考慮，因此我們透過SPICE仿真來驗證板材對損耗的影響。圖3為對10inch的傳輸距離，傳輸10Gb/s時之仿真眼圖(Eye Diagram)。我們發現，在10Gb/s的速度下，除了選擇低損失正切(Losstangent)的材質以減少介電質損耗外，控制損耗的另一個方式是避免跨越轉換區域時阻抗的不連續，如過孔和SMT器件的焊墊。

過孔損耗

每個過孔獨特的特性，包括其襯墊的大小和形狀、過孔長度(通孔或盲埋孔)、過孔中不作訊號傳輸的部分(Stub)、以及連接導線所在的層數等，都會影響損耗。

降低過孔所造成的損耗包括在內層不使用襯墊(pad)并使用較大的抵抗襯墊(Anti-pad)以降低寄生電容效應;傳輸線布線在外層(fop/bottom layer)，否則使用盲埋孔或背面鉆孔(backdrill)減少不作信號傳輸的部分(Stub)以降低訊號反射;增加GND return via以保持傳輸線過孔換層走線時，其回流路徑能夠連續。圖4為信號從Top layer至Inner layer的過孔換層時所造成的Via Stub Effect。

SMT器件焊墊的損耗

FPGA Multi-Gigabit收發器設計中最常見的組件就是DC blocking電容、高速接頭和PCI Express邊緣連接器，當差分訊號走線進入以上這些組件的SMT焊墊時，由于SMT焊墊的銅箔寬度會較差分訊號走線寬度大，線寬的差異造成阻抗的不同，較窄的走線寬度其阻抗值較高，而較寬的SMT焊墊其阻抗值較低。為了使阻抗匹配，我們必需想其它辦法來提高經過SMT焊墊時的阻抗，使其與走線阻抗相同。

影響阻抗的因素，除了線寬外還有走線層與大銅面參考層的距離、介電層介電常數和走線層銅箔厚度。一旦PCB迭構決定后，我們只有改變走線層與大銅面參考層的距離。我們會想辦法讓走線層參考到第二近的大銅面層，彷佛增加了走線層與大銅面層的介電層厚度而使得阻抗上升，因此我們可以將在SMT焊墊下的第一層大銅面挖掉來增加其阻抗，最后達到與走線的阻抗相匹配。圖5為我們實際Layout上的做法。

以上多種PCB結構都能幫助實現高速串行數據傳輸，要正確地實現他們可透過模型的建立與仿真分析來掌控損耗對訊號完整性的影響。透過此種設計方法，我們成功將此復雜系統及PCB設計一次到位。免除過去PCB需要多次修改方能滿足特性的窘境。