USB多路數(shù)據(jù)采集器

狄旭明，吳建平

（成都理工大學核技術與自動化工程學院，四川 成都 610059）

1 引 言

數(shù)據(jù)采集系統(tǒng)是將傳感器采集的模擬電壓信號轉換成計算機能識別的數(shù)字信號，通過各種接口送入計算機，使工作人員能對被監(jiān)測的物理量進行分析。一個數(shù)據(jù)采樣系統(tǒng)性能的參數(shù)是它的采樣精度與速度，隨著電子技術的發(fā)展，對這兩項性能提出了越來越高的要求。傳統(tǒng)設計方法是采用單一MCU控制采樣。這種結構方式的缺點是MCU的片上資源有限，難以實現(xiàn)多路信號的同時采樣；另一方面在進行高速采樣的時候，MCU將進行頻繁的中斷，加重了MCU運行負荷，設計者只有選擇成本更高的高級MCU。該文采用FPGA+ARM的設計方案，讓FPGA完成對A/D的控制功能以及數(shù)據(jù)的緩存功能，實現(xiàn)了多路信號的采集，最大限度地提高了系統(tǒng)的信號采集精度和處理能力。

2 系統(tǒng)硬件設計

系統(tǒng)硬件電路設計原理如圖1所示，共分為3個主要部分：A/D轉換電路、FPGA接口電路和基于ARM的核心控制電路。

2.1 系統(tǒng)的性能指標

同時對16路信號進行采樣；

被采樣信號電壓變化范圍為-10～+10V；

采樣精度為16位；

采樣速度≥200kS/s。

2.2 硬件電路設計

該系統(tǒng)實現(xiàn)對16路電壓信號采樣，每一路輸入信號經(jīng)過PGA103可編程運放可實現(xiàn)1倍，10倍，100倍的信號放大送入A/D轉換器，放大倍數(shù)由ARM直接控制。系統(tǒng)中的采集單元共用了3塊AD7656，每塊A/D轉換器實現(xiàn)6路信號的并行采樣。由FPGA實現(xiàn)采樣過程的控制及采樣邏輯時序的產(chǎn)生，F(xiàn)PGA采集得到的數(shù)據(jù)通過與ARM的自定義總線送入ARM，并最終由ARM控制的USB接口送入上位機，顯示出波形結果。

圖1 總體硬件設計結構

2.3 A/D轉換電路

根據(jù)系統(tǒng)的性能要求，A/D轉換器選用美國ADI公司的基于iCOMS工藝6通道16位雙極性逐次逼近（SAR）型ADC器件——AD7656。AD7656可以同時對6路模擬輸入進行同時采樣，最高可達250kS/s的數(shù)據(jù)吞吐能力，能夠滿足高分辨率、多通道、高轉換速率和低功耗的要求。

要實現(xiàn)16路的信號采集一共要用3片AD7656，系統(tǒng)采用串行數(shù)據(jù)輸出模式。Dout A，Dout B，Dout C是AD7656的數(shù)據(jù)串行輸出口，每個一次轉換傳出32位數(shù)據(jù)，代表兩路通道采樣結果。SER/nPAP接高電平表示采用串行輸出方式。SCLK是串行輸出時鐘，由FPGA提供。nCS，Busy為控制引腳，接到FPGA上，由硬件時序控制。

2.4 FPGA控制電路設計

系統(tǒng)選用了Altera公司的 PGA芯片，型號為Cyclone系列的EP1CT6144，工作電壓3.3V，內(nèi)核電壓1.5 V。芯片設計采用0.13 μm工藝技術全銅SRAM工藝，其密度為5980個邏輯單元和20個128×36位RAM塊（M4K模塊），片內(nèi)總的RAM空間達到92160位，內(nèi)嵌2個鎖相環(huán)電路，1個于連接SDRAM特定雙數(shù)據(jù)率接口，工作頻率高達200MHz。采用了專用配置芯片EPCS1對FPGA進行串行配置。FPGA對A/D信號轉換過程進行控制的時序如圖2所示。

由于是16通道同時采樣，因此在設計過程中將3個轉換控制信號A、B、C接到一起。當CONVST轉換信號上升沿時，采集開始，Busy信號線返回高電平，表明信號正在轉換中。當系統(tǒng)檢測到Busy信號線產(chǎn)生下降沿，表示信號轉換結束，系統(tǒng)可以開始讀取數(shù)據(jù)，這時將nCS信號置低，6路通道的轉換數(shù)據(jù)將通過3個串行輸出口Dout A，Dout B，Dout C伴隨串行時鐘SCLK輸出到FPGA中暫存起來。

圖2 AD7656采樣數(shù)據(jù)串行輸出時序

FPGA還要實現(xiàn)與ARM的數(shù)據(jù)通信，通訊方式是采用的自定義16位總線模式。定義的信號線有：16位數(shù)據(jù)地址總線，1根地址/數(shù)據(jù)選擇線，1根讀寫信號線，1根同步時鐘線，1根I/O中斷標準線。具體時序如圖3所示。

圖3 自定義FPGA與ARM總線時序

2.5 基于ARM的核心控制部分

系統(tǒng)采用NXP的LPC2364作為核心控制器。LPC2364微控制器基于16位/32位ARM7TDMI-S的CPU，并帶有512KB嵌入的高速Flash存儲器。它集成了10/100以太網(wǎng)媒體訪問控制器、帶4KB終端RAM的USB全速設備、4個UART、2路CAN通道、1個SPI接口、2個同步串行端口（SSP）、3個I2C接口以及1個I2S接口等。LPC2364主要可實現(xiàn)的功能為：通過USB口與PC機的數(shù)據(jù)通信；對FPGA的讀寫控制；對輸入模擬信號放大倍數(shù)的設定。

3 系統(tǒng)軟件設計

3.1 FPGA內(nèi)部邏輯設計

對FPGA的邏輯設計分為與LPC2364的接口模塊、時鐘分頻模塊、內(nèi)部寄存器模塊、采樣控制模塊、串并轉換模塊和FIFO數(shù)據(jù)緩沖模塊，共6個部分。工作過程為：LPC2364向FPGA寫入控制命令，設定采集過程的主要參數(shù)（采樣頻率，采樣深度等），F(xiàn)PGA通過邏輯時序電路啟動A/D轉換，收集到轉換數(shù)據(jù)后，通過串并轉換模塊轉換為16位并行數(shù)據(jù)，存入FIFO中，等待LPC2364取出數(shù)據(jù)。采樣控制模塊的狀態(tài)機部分程序如下：

3.2 ARM驅動程序設計

為了提高采集速度和實時性，ARM主程序在uCOS II實時操作系統(tǒng)下運行。根據(jù)系統(tǒng)功能共設置5個任務：起始任務（TaskStart），讀系統(tǒng)寄存器任務（TaskRead），設置系統(tǒng)寄存器任務（TaskSet），數(shù)據(jù)采樣任務（TaskSam），放大倍數(shù)設置任務（TaskAmp）。

運行過程為在起始任務中初始化USB接口，等待上位機發(fā)送控制命令數(shù)組，根據(jù)數(shù)組發(fā)送相應信號量，其他四個任務接收到信號量進入運行態(tài)，執(zhí)行對應操作。具體的程序流程如圖4所示。

3.3 上位測試軟件

硬件采集到的信號通過USB總線傳到上位機，由上位機運行的軟件處理顯示。由于時間關系現(xiàn)只完成一個簡單的測試程序，由PC機發(fā)送采集起始命令11，返回采集到的外加4V恒壓信號值，如圖5所示。

圖4 ARM控制程序流程

圖5 信號采集測試程序

4 結束語

基于USB的多路數(shù)據(jù)采集系統(tǒng)利用ARM+FPGA的設計模式對AD7656模/數(shù)轉換器進行控制，實現(xiàn)了同時完成對16路-10～＋10 V的模擬信號進行采集轉換。經(jīng)試驗測試，設計完全滿足系統(tǒng)要求，并且提高了數(shù)字信號處理的速度和精度。此外該設計的外圍電路配置簡單、便于攜帶、成本低、使用靈活，有較好的應用前景，應用領域也會越來越廣泛。

[1] 劉書明，劉 斌.高性能模數(shù)與數(shù)模轉換器件[M].西安：西安電子科技大學出版社，2000.

[2] 陳茹梅，郭建碩.AD7656型模/數(shù)轉換器在信號采集系統(tǒng)中的應用[J].國外電子元器件，2006（2）：67-71.

[3] 常鐵原，王 欣，盧冬冬.AD7656與LPC2210的并行采集接口設計 [J].單片機與嵌入式系統(tǒng)應用，2008（12）：10-11.

[4] 朱維鈞，周有慶，王憂憂.AD7656及其在電力系統(tǒng)測控中的應用[J].電工材料，2007（2）：47-50.

[5] 黨瑞榮，湯小松，王成莉.基于AD7656的高性能輸電線監(jiān)測系統(tǒng)設計[J].計量與測試技術，2008（9）：8-10.

[6] 陳乃闊，李 萌.基于CAN總線的條碼掃描器管理系統(tǒng)[J].中國測試技術，2008，34（6）：73-76.

[7] 劉小林，范育兵.基于FPGA的多通道數(shù)據(jù)采集系統(tǒng)設計[J].電子技術與應用，2009.