基于FPGA的雷達(dá)脈沖預(yù)分選器設(shè)計

摘 要:現(xiàn)代電子戰(zhàn)環(huán)境復(fù)雜，信號密度大，所以對信號的實時分選很重要。這里，提出一種基于關(guān)聯(lián)比較器的雷達(dá)信號分選方法，在實現(xiàn)多參數(shù)分選的同時，也保證了實時性。詳細(xì)闡述了在Virtex 4系列FPGA上實現(xiàn)基于內(nèi)容可尋存儲器(CAM)的關(guān)聯(lián)比較器的途徑。

關(guān)鍵詞:內(nèi)容可尋存儲器; 現(xiàn)場可編程門陣列器件; 分選; 關(guān)聯(lián)比較器

中圖分類號:TN95 文獻(xiàn)標(biāo)識碼:B

文章編號:1004-373X(2010)13-0031-03

Design of Radar Pulse Signal Pre-sorting Based on FPGA

CHEN Wei

(Xi’an Electronic Engineering Research Institute， Xi’an 710100， China)

Abstract: Real-time sorting to signal is very important in modern battlefield because electronic warfare (EM) environment is complicated and signal density is very high. The method of radar signal sorting based on coherent processors is discussed. The realization of the coherent processor based on content addressable memory (CAM) by a Virtex4 series FPGA is discussed in detail.

Keywords: content addressable memory; FPGA; sorting; coherent processor

0 引 言

現(xiàn)代電子戰(zhàn)環(huán)境日趨復(fù)雜，信號日趨密集，新體制雷達(dá)不斷出現(xiàn)，雷達(dá)信號的各個參數(shù)以各種規(guī)律變化，因而從密集復(fù)雜的信號環(huán)境中分選和識別各種新體制雷達(dá)信號就成了電子戰(zhàn)信號處理的一大難題[1]。為了滿足電子支援措施(ESM)實時信號分選的需要，對處理器的處理時間提出了較高的要求:不僅要求處理器的硬件結(jié)構(gòu)具有良好的設(shè)計和可不斷優(yōu)化的空間，而且要求器件有較高的集成性，這些已成為不可忽視的因素。經(jīng)過對相關(guān)器件的深入分析和研究，本文采用高速現(xiàn)場可編程門陣列器件(FPGA)替代中小規(guī)模集成芯片來設(shè)計三參數(shù)關(guān)聯(lián)比較器，從而實現(xiàn)預(yù)分選器設(shè)計。

1 基于關(guān)聯(lián)比較器的信號預(yù)分選原理

關(guān)聯(lián)比較器技術(shù)對高密度信號環(huán)境下的硬件預(yù)分選有著積極和重要的意義[2]。關(guān)聯(lián)比較器用于信號預(yù)分選的思路源于傳統(tǒng)信號處理方法中的輻射源參數(shù)匹配方法。目前，電子戰(zhàn)系統(tǒng)中對雷達(dá)信號實時分選可利用的信息仍然是雷達(dá)信號的五大參數(shù)[3-4]:載頻(RF)、脈寬(PW)、到達(dá)方位(DOA)、到達(dá)時間(TOA)、脈幅(PA)。……