CPLD設計工具ispLEVER Classic

萊迪思半導體公司發布了ispLEVER Classic設計工具套件1.4版。ispLEVER Classic設計軟件已經升級，添加了帶有HDL Analyst功能集的Synopsys Synplify Pro，以及改進的ispMACH 4000ZE CPLD Fitter，具有更好的功耗優化功能。Synplify Pro HDL Analyst為設計師們提供了快速直觀地實現高階寄存器傳輸級（RTL）Verilog或VHDL的方法。設計師可以在圖和源代碼之間進行交叉查詢，以確保其使用的編碼方式對目標CPLD器件來說是最高效的。例如：有限狀態機 （Finite State Machines，FSM）是CPLD設計中常見的功能。FSM由HDL Analyst自動提取并以氣泡圖方式顯示，帶有狀態變化箭頭和一張狀態編碼表。

為了使ispMACH 4000ZE CPLD的動態功耗最小化，現在Classic 1.4 fitter針對未使用的I/O和時鐘源自動使能器件的Power Guard功能，從而避免了不必要的內部開關電路的功耗。ispLEVER Classic 1.4軟件還包括針對廣受歡迎的ispMACH 4000 CPLD系列而改進的功能和學習資料。4000系列的綜合接口已經升級，添加了更多的優化控制和一種參考Synplify設計約束（Synplify Design Constraint，SDC）文件的方法，用于時序控制。已經擴展了ispLEVER Classic軟件的在線幫助功能，這使得使用萊迪思的CPLD設計將更方便有效。現在的在線幫助包括針對ispMACH 4000架構特性和功耗估計的重要技巧“How To”主題。新的“通用”原理圖庫文件手冊說明了SPLD和CPLD器件系列間通用的邏輯符號。Classic 1.4設計軟件隨ispVM系統17.8編程環境一起提供。

設計師可以快速通過下面的鏈接下載免費的ispLEVER Classic Windows版，以及可選的Synopsys Synplify Pro邏輯綜合和Aldec Active-HDL仿真器模塊 ：www.latticesemi.com/products/designsoftware/isplever/ispleverclassic.

ispLEVER Classic是針對萊迪思CPLD和成熟的可編程產品的設計環境。它可以應用于萊迪思器件的整個設計過程，從概念設計到器件JEDEC或位流編程文件輸出。ispLEVER Classic Windows版工具套件可免費從萊迪思網站下載，www.latticesemi.com/products/designsoftware/isplever/ispleverclassic。萊迪思的客戶可以從Lattice Diamond?設計軟件中訪問包括MachXO PLD系列的最新的PLD和FPGA產品。通過ispLEVER Classic創建的原理圖/VHDL或原理圖/Verilog HDL設計輸入項目與Lattice Diamond設計軟件向前兼容。

除了可供下載的適用于萊迪思器件的Synopsys Synplify Pro和Active-HDL Lattice網絡版提供了萊迪思器件支持外，Synopsys Synplify Pro和Aldec Active-HDL的所有版本均支持萊迪思的器件。

ispLEVER Classic 1.4工具套件Windows版可立即免費獲取。Classic 1.4軟件與Windows XP/Vista/7兼容，是一款32位的應用程序。