高性能ＣＭＯＳ集成電壓比較器設計

馬　奎　丁　召　吳宗桂　鄧愛枝　傅興華

摘要：比較器可以比較一個模擬信號和參考信號，并且輸出比較得到的二進制信號。為了設計一個高速度、高精度的比較器，采用預放大鎖存比較電路結構，并加以改進。在Cadence環境下基于CSMS0.5um CMOS工藝完成比較器的電路設計、版圖設計和版圖驗證。仿真得到比較器的增益為85.588 4 dB，帶寬為60.546 7 MHz，上升延時為5.723 74 ns，下降延時為5.429 17ns，輸入失調電壓為640.17uV。它適用于高速A／D等領域的應用。