可調高效多通道高性能分集接收機

Ｐｈｉｌｉｐ　Ｐｒａｔｔ

摘要：本文探討了憑借RF和ADC創建一個高效、高性能的多通道直接轉換分集接收機的解決方案。

關鍵詞：分集接收機；ADC正交解調器；ADS5282；TRF3710；ZIF

引言

利用分集接收機構建通信系統會帶來較高的器件數目、功耗、板級空間占用以及信號布線。為了降低RF組件數量，可以使用正交解調器的直接轉換架構。I／Q的不匹配會使得構建高性能接收器較為困難。這種架構要求在RF輸入和占用大量板級空間的基帶數字輸出之間安裝一些組件。超外差接收機只需要一個ADC，而正交解調器則需要一個雙通道ADC來處理現實及鏡像模擬。對于單載波系統而言，這種情況或許是可以接受的；但是分集和直接轉換接收機可以有效地用于多通道系統嗎?

為什么選擇分集接收機

在通信系統中，設置接收機規范是為了適應小接收輸入功率。諸如蜂窩收發器基站(BTS)的系統可接收來自手機的信號，而發射信號的手機可能處在一些極大衰減信號的環境中，例如：車庫、多層建筑或擁擠的市區。手機發射的信號會從許多不同反射路徑多次到達BTS。僅使用一個天線和接收機，相同信號的許多版本便會出現在接收天線上，每個版本的信號都具有不同的相位和幅值。瞬時相位關系使得信號建設性地或破壞性地增加。例如，移動電話中，移動發送器并非完全固定在某一個空間位置，因此天線上的累積不斷變化。這種現象被稱為快速衰落，其會導致信號的漏接收。

使用分集天線可增加搜索到具有足夠接收強度信號的機率，因為這種天線為物理隔離式天線。一根天線可能正受到破壞性的干擾，而其他天線則可能不會。這就是分集天線。

為了對信號進行解調，我們利用解調信號要求的最小信噪比(SNR)構建了通信鏈路。分集接收機考慮到了信號在最小SNR以上到達BTS的最高概率。要想構建一個分集接收機，至少需要為每一個通道多添加一條接收路徑。這可能會使電子產品和天線的成本翻一倍。但是，如果它擴展了BTS的接收距離并提高了接收質量，那么這種成本代價還是值得的。它可以減少所需基站的數量，從而降低整個網絡的基本建設成本。

為什么選擇ZIF

零中頻(zIF)接收機可完成從射頻到基帶的直接轉換，您在超外差接收機上找不到中頻(IF)。其優點是最小化的RF組件數量、更容易濾波以及更低的采樣速率。使用分集接收機，所需組件增加了一倍，增加了組件成本、板級空間以及功耗。ZIF接收機所需組件更少，降低了功耗，節省了RF部分的板級空間。

為什么選擇集成正交接收機

拋開一些獨立組件來構建ZIF接收機較為困難，并且會占用相當多的板級空間。信號被轉換為正交后，在混頻器輸出和雙通道ADC輸入之間有兩條基帶模擬路徑，包括分立增益放大器和濾波器。沿現實及鏡像信號路徑分布的組件之間增益和相位的不匹配會形成帶內噪聲，因為理想復雜運算中去除的一些鏡像現在又如相關信號一樣出現在相同位置上。帶內低級鏡像降低了帶內SNR和誤差矢量幅度(EVM)，從而帶來通信通道的高誤碼率(BER)。

但是，高度集成的ZIF接收機(例如：TI推出的TRF3710)可以解決最小化路徑不匹配問題。I和Q模擬路徑現在均位于同一顆芯片上。這些路徑會得到非常好的匹配，因為它們之間幾乎不存在工藝、溫度或電壓差異。該器件包含了一個復雜的混頻器、一個24dB可編程增益放大器(PGA)、一個可編程8階低通抗混淆ADC輸入濾波器，以及一個直接連至雙通道ADC的驅動放大器。此外，它還包含了一個DC偏移校正模塊，對于最小化模擬輸出的DC偏移分量較為有用。集成所有這些必需功能后，對于用戶而言，ZIF架構變得簡單。I和Q路徑得到了匹配，同時保持了較好的EVM。通過將信號鏈的大部分集成到一個小封裝中，便可以在不犧牲板級空間或性能的情況下使用分集接收路徑。

為什么選擇8通道ADC

就使用分集的雙通道ZIF接收機而言，需要使用8個ADc(參見圖1)。如果使用了4個12位雙通道ADC，每條通道都有并行數據輸出，且差不多會有100條數據線路需要布線，并被連接至現場可編程門陣列(FPGA)。此外，還需要為ADC安排4個時鐘。單是從封裝角度來說，4個9×9mm、12位雙通道ADC就要占用320ram²以上的板級空間。另外，約100條數據線路的布線輕易就會使所需板級空間增加1倍，同時在FPGA上也要求相同數量的數據輸入。很明顯，推薦使用一個8通道ADC，那么采用單個封裝的8個ADC的功耗和數據線路又如何呢?

為什么選擇串行8通道ADC

利用TI的新型ADC(ADS5282)，許多這些問題便可迎刃而解。在每個通道75mW、9×9mm封裝中，低功耗選項僅占用81mm²，也即4個雙通道ADC板級空間的1／4。更為重要的是，利用串行LVDS數據接口后，每個ADC通道只需一個LVDS對。增加一個LVDS幀和位時鐘并利用20條物理線路(10個LVDS對)便可以在FPGA中對8個ADC的數據進行處理，并占用最少的板級空間。

1／f噪聲出現在基帶上，其常見于針對CMOS低功耗而設計的ADC中。這就限制了基帶上(即ZIF架構要使用ADC的地方)的有效SNR。ADC具有一個抑制基帶1／f噪聲的可選模式(見圖2)。

根據奈奎斯特(32.5MHz)測得65MSPS下ADS5282的SNR為70.4dBFS。如果假設噪聲底限較奈奎斯特扁平，那么0～1MHz頻帶中的噪聲功率則為85.5dBFS，這主要是由于15.1dB的處理增益：1010g10(32.5M／1M)。利用能夠過濾高達1MHz的信號和噪聲的理想濾波器，85.5dBFS就為數字濾波器輸出的預期SNR。但是，1MHz頻帶中測得的SNR為81.9dBFS，因為基帶上存在1／f噪聲。一旦噪聲抑制模式被激活，該頻帶中測得的SNR便提高到86.1dBFS。1MHz帶寬中測量值(86.1dBFs)超出預期值(70.4+15.1=85.5dBFS)的這一事實具有誤導性，因為它是由一個標準奈奎斯特SNR(70.4dBFS)計算得到的，而該奈奎斯特SNR包括了高階諧波(第9階以上)，其被當作了噪聲。這表明，真正的奈奎斯特SNR(所有諧波除外)實際上高于0.6dB，或為71dBFS。

該ADC還在每條通道內提供了兩倍抽取功能，以消除移頻1／f噪聲(仍然出現在Fclk／2附近)，通過處理增益改善帶內SNR，并且降低高速串行LVDS數據速率。所用數字濾波器保持少量的抽頭，以達到節能的目的。這樣，使用抽取濾波器時處理增益約為2dB。通過使用抽取功能來降低LVDS速率后，可考慮使用更低成本的FPGA選項，同時在ADC和FPGA之間擁有更為輕松的時間預算。

結語

滿足蜂窩網絡規范要求的BTS并不是一項全新的成果。大多數新型BTS設計的主要目標都是想通過降低BTS構建成本或減少BTS構建數量來降低運營商的成本。其中，射頻成本只是構建蜂窩基站總成本的一部分，因此如果它們可減少構建基站的數量，那么就應該對射頻接收機設計進行改進。通過構建更為靈敏的射頻設備，覆蓋相同區域所需的基站數量更少。運用具有高度集成的ZIF接收機和一個8通道ADC的分集接收機便可實現一個更少空間占用、更低成本和更少組件數量的高性能系統。