ＦＰＧＡ 實現視頻壓縮相關問題探討

摘要:該文通過對數字視頻處理中的實際需求分析，就如何基于FPGA為控制核心，實現視頻采集和數據壓縮進行方案設計的軟、硬件環境、設計流程、系統建立的基本方法，以及設計過程中的關鍵技術進行了分析與探討。

關鍵詞:視頻壓縮;FPGA;系統設計方法

中圖分類號:TP37文獻標識碼:A文章編號:1009-3044(2009)24-6771-03

FPGA Realization of Video Compression-related Problems

YU Ji-rong

(Sichuan College of Architectural Technology，Deyang 618000，China)

Abstract: In this paper， the adoption of digital video processing to the actual needs analysis， on how to control the FPGA-based core， the realization of video capture and data compression program designed for software and hardware environment， the design process， the system established by the basic method and the design process The key technologies are analyzed and explored.

Key words: video compression; FPGA; system design method

由于圖像和視頻中通常包含大量的數據，在通信傳輸、數據存儲等方面，都要承載海量的信息。這種海量性視頻數據給存儲器的存儲容量、通信信道的傳輸帶寬，以及計算機的處理速度都增加了極大的壓力，也對系統的硬件資源提出了更高的性能要求。因此，無論是存儲、傳輸還是處理，數字視頻都必須經過有效的壓縮才能具有實際使用價值，這就使得視頻壓縮技術成為面向視頻信號處理技術中的關鍵所在[1]。隨著計算機技術和電子技術的發展，現場可編程門陣列FPGA(Field Programmable Gate Array)的應用正方興未艾，它與傳統邏輯電路和門陣列比較具有不同的結構。它是利用小型查找表來實現組合邏輯功能，而且這種結構允許無限次的重新編程，對于視頻系統的硬件實現來說用FPGA比傳統的通用集成電路或專用集成電路ASIC(Application Specific Integrated Circuit)更為優越[2]，具有廣闊的應用前景。

1 FPGA硬件平臺

在實際中需要的是靈活的設計方法，即根據需要在實驗室就能設計、更改大規模數字邏輯，研制自己的ASIC并馬上投入使用，這就是可編程邏輯器件的基本思想。FPGA/CPLD既繼承了ASIC的大規模、高集成度、高可靠性的優點，又克服了普通ASIC設計周期長、投資大、靈活性差的缺點，逐步成為復雜電路設計的理想首選。

FPGA硬件系統主要是基于算法的復雜程度來進行選擇。本文選用方法為:將整個系統集成在一個芯片內部，選用大規模的FPGA芯片，使用專用軟件采用“自上而下”的設計方法將系統在芯片內部劃分為子模塊。這種方法的優點在于其電路設計更趨合理，不受通用元器件的限制，降低了硬件電路的設計難度。各個子模塊間在內部連接，減少電磁干擾并且降低了功耗。其缺點是可測性較差，很難觀測中間電路的波形和時序，需要靠軟件仿真來解決測試問題。

FPGA一般由三種可編程電路和一個用于存放編程數據的內嵌存儲器SRAM組成。這三種可編程電路分別是:二維可編程邏輯塊CLB(Configurable Logic Block)、輸入/輸出模塊IO(I/O Block)和互連資源模塊IR(Interconnect Resource)。輸入/輸出模塊是芯片與外界的接口，完成不同電氣特性下的輸入/輸出功能要求;二維可編程邏輯快是編程邏輯的主體，可以根據設計靈活地改變連接與配置，完成不同的邏輯功能;互連資源連接所有的二維可編程邏輯塊和輸入/輸出模塊，連線長度和工藝決定著信號在連線上的驅動能力和傳輸速度;內嵌存儲器SRAM可以在芯片內部存儲數據。

在設計可編程邏輯器件時，會碰到區分FPGA和CPLD的問題。其實FPGA和CPLD只是其內部結構稍有不同，FPGA的二維邏輯陣列模塊是基于查找表(Look-Up-Table)結構的，其本質上就是一個RAM。而CPLD的二維邏輯陣列塊是基于乘積項(Product-Term)結構的。通常FPGA中寄存器資源比較豐富，適合做同步時序電路較多的設計:CPLD中組合邏輯資源比較豐富，適合做組合電路較多的設計。

這里，選擇了Altera公司的CycloneⅡ系列芯片作為視頻編碼算法的主芯片。Altera是全球最大的可編程邏輯器件供應商之一，其FPGA器件具有良好的性能，主要體現在技術和結構上，Altera器件采用銅鋁布線的先進CMOS技術，具有非常低的功耗和相當高的速度;采用互連結構，提供快速、連續的信號延時和具有相同延時的時鐘總線結構;邏輯集成度高，可將更多的數字邏輯集成進更少的器件中來縮小印制板的尺寸和降低系統研發成本;具有短的開發周期，使用專用的軟件設計輸入、處理、校驗以及器件編程一共僅需幾個小時，一天內可完成幾個完整設計。

CycloneⅡ系列是目前主流的大規模FPAG之一，它基于1.2V電壓，0.09um工藝，全銅層覆蓋的SRAM架構。內部有大量的LE和RAM。CycloneⅡ芯片同時提供22個數字信號處理器模塊用來完成復雜的運算。在后面的說明中可以看出，多個并行乘法器對完成DCT模塊的功能提供了良好的硬件環境。另外，CycloneⅡ芯片支持各種I/O標準和完整的層次化時鐘管理方案，可以達到最高420MHz的運算速度，其內部還有4個PLL(Phase-Lock Loops鎖相環)，使得系統性能得到極大的提高。

2 開發平臺關鍵技術分析

2.1 硬件描述語言

硬件描述語言HDL是一種用形式化方法描述數字電路和系統的語言。利用這種語言，數字電路系統的設計可以從上層到下層(從抽象到具體)逐層描述自己的設計思想，用一系列分層次的模塊來表示極其復雜的數字系統。然后，利用電子設計自動化(EDA)工具，逐層進行仿真驗證，再把其中需要變為實際電路的模塊組合，經過自動綜合工具轉換到門級電路網表。接下去，再用專用集成電路ASIC或現場可編程門陣列FPGA自動布局布線工具，把網表轉換為要實現的具體電路布線結構。

Verilog HDL和VHDL作為描述硬件電路設計的語言，其共同特點在于:能形式化地抽象表示電路的行為和結構;支持邏輯設計中層次與范圍的描述;可借用高級語言的精巧結構來簡化電路行為的描述等等。由于Verilog語言靈活且和C語言類似，便于算法的實現，本文中采用它進行FPGA編程。

2.2 軟件開發平臺

在進行FPGA設計時，通常使用集成的PLD/FPGA開發環境。這類軟件都是由PLD/FPGA芯片廠家提供，基本上都可以完成所有的設計輸入(原理圖或硬件描述語言)、仿真、綜合、布線、下載等工作。Altera提供的集成開發環境為Quartus II，課題中使用的是6.0版本。FPGA的設計已經形成了一個完整的體系，設計過程明了，設計工具詳盡，驗證手段真實可信。

3 系統整體設計方法

3.1 自頂向下設計方法

從底向上的設計在某種意義上可以看作是Top-Down設計的逆過程。雖然設計也是從系統開始，即從設計樹的樹根開始對設計進行逐次劃分，但劃分時首先考慮的是單元是否存在，即設計劃分過程必須從存在的基本單元出發，設計樹最末枝上的單元要么是己經制造出的單元，要么是其他項目已經開發好的單元，或者是可以得到的單元。

自頂向下的設計過程中在每一層次劃分時都要對某些目標作優化Top-Down的設計過程是理想的設計過程，它的缺點是得到的最小單元不標準，制造成本可能很高。從底向上的設計過程采用標準的設計單元，通常比較經濟，但有時可能不能滿足一定特定的指標要求。復雜數字邏輯電路和系統的設計過程通常是這兩種設計方法的結合，設計時需要考慮多個目標的綜合平衡。

3.2 有限狀態機

控制單元的實現方式有:有限狀態機、控制寄存器和微代碼控制器等。有限狀態機在時間尺度上對其控制信號進行離散化控制，利用狀態轉移使控制信號在有限狀態機的狀態節拍控制下變化，以實現對被控對象的控制。

在本文的FPGA編程中，大多數模塊采用有限狀態機模型。模塊復位時處于空閑狀態，只要外部觸發信號在時鐘的上升沿無效，模塊一直處于空閑狀態。當有數據需要該模塊處理時，其它模塊使得此模塊的外部觸發信號有效，從而使他脫離空閑狀態，進入有效狀態。在外部時鐘的觸發下，模塊依次進入狀態1，2，…，N。當本次任務完成后，模塊又進入空閑狀態。

3.3 流水線設計技術

流水線的設計方法已經在高性能的、需要經常進行大規模運算的系統中得到廣泛的應用。高性能的DSP系統也在它的構件中使用了流水線技術。所謂流水線設計實際上是把規模較大、層次較多的組合邏輯電路分為幾個級，在每一級插入寄存器組并暫存中間數據。K級的流水線就是從組合邏輯的輸入到輸出恰好有K個寄存器組。

組合邏輯包括兩級:第一級的延遲是T1和T2中最大的一個，第二級延遲是T3的延遲。為了得到穩定的輸出結果，需要的延遲時間為max(T1，T3)+T2個時間單位。圖1采用了流水線技術，在每一級的輸出加了一個寄存器。第一級存儲器所具有的總的延遲為T1與T2的最大值加上寄存器的觸發時間Ti。第二級的延遲為T3加上Ti。因此，采用流水線設計為了取得穩定的輸出總的延遲為max(max(T1，T2)十Ti，T3+Ti)。對于FPGA來說TI和T2的值相對于寄存器觸發時間Ti要長的多。流水線設計的優勢在于它提高了系統的吞吐量。這種性能上的提高是以消耗較多的寄存器資源為代價的。

3.4 I2C總線

I2C(Inter-Integrated Circuit)總線是由PHILIPS公司開發的串行兩線總線，自80年代產生以來，由于其簡單性和可靠性，而被廣泛應用于集成電路及外圍設備。

1)I2C總線特點。僅兩條線工作，串行數據線SDA(Serial Data Line)和串行時鐘線SCL(Serial Clock Line)。每個設備通過軟件編址，或為主設備，或為從設備，通過唯一的地址連到I2C總線上，或為主設備，或為從設備，這取決于其在某時刻所起的功能，由主設備發起數據傳輸。在標準模式傳輸中，串行8位傳輸方式和雙向傳輸方式能達到100Kbit/S的速度，在快速模式傳輸中，能達到400Kbit/S，在高速模式傳輸中，能達到3.4Mbit/s的速度。

2)工作原理。由于I2C總線是多主控制總線，即連到I2C總線上的主設備可以有多個。因通常主設備為微控制器，故以下對I2C總線的討論以兩個連到I2C上的微控制器為例。數據傳輸過程如下:當A控制器傳輸數據到B控制器時，此時，A控制器發起傳輸，則為主設備，B 控制器為從設備，傳輸步驟為:①A控制器(主設備)尋址B控制器;②A控制器發送數據(主傳輸)到B控制器(從接收);③A控制器終止傳輸。當B控制器傳輸數據到A控制器時，此時，B控制器發起傳輸，則為主設備，A控制器為從設備，傳輸步驟同上，只不過方向向反。

4 視頻采集模塊的FPGA的實現

4.1 采集模塊系統設計

本文主要對視頻采集模塊進行了設計和實現。其中視頻源有DVD影碟機提供，從DVD影碟機出來的視頻信號被采集進FPGA里面，經過處理之后，通過VGA顯示器播放出來。

4.2 系統硬件設計

本系統選用的FPGA芯片是美國Altera公司最新推出的CycloneII系列的EP2C35。該芯片具有35000個邏輯單元、672個引腳、475個用戶自定義I/O接口、35個嵌入式乘法器和4個鎖相環，是一個集成度極高和功能強大的FPGA芯片。在FPGA中設計有NiosII軟核CPU和掛接在該NiosII系統的Avalon總線上的I2C配置接口模塊、輸入控制接口(FIFO_IN CONTROL)， 輸出控制接口(FIFO_OUT CONTROL)、存儲器控制接口(SDRAM CONTROL)、輸入控制器(DMA_IN)、輸出控制器(DMA_OUT)，TV編碼器(TV_ENCODER)和用于接收按鍵信息的通用并行接口(PIO)等模塊。FPGA外連接有視頻解碼芯片(ADV7181)、編碼芯片ADV7123、圖像數據存儲模塊(SDRAM)和控制按鍵(KEYBORD)等。系統以FPGA芯片EP2C35為基礎配置了NiosⅡ軟核處理器作為控制核心，又在Avalon總線上掛接相應的接口模塊，與FPGA的外圍單元一起共同完成視頻采集的功能。其中，ADV7181輸出的是ITU656 YUV 4:2:2的數字信號，而ADV7123是對RGB格式的數字信號進行D/A轉換。TV編碼器的功能就是實現這兩種不同格式的數字信號的格式轉換。

4.3 ADV7181的I2C總線接口設計

本設計對模擬視頻信號進行A/D轉換的功能是通過ADV7181來實現的。ADV7181是ADI公司近期退出的一顆低功耗多功能的高速視頻解碼芯片。芯片能自動檢測并轉換標準的PAL、NTSC和SECAM制式的全電視信號為ITU656。YUV 4:2:2格式的復合視頻數字信號。ADV 7181的控制寄存器是通過I2C總線方式實現配置的，采用Verilog硬件描述語言設計。該接口的功能由兩個模塊來完成:I2C_Controll模塊用來產生I2C總線規范的時序，I2C_Config模塊用來產生需要配置的寄存器的地址和配置參數該模塊主要是依據查找表算法來設計的。

5 結束語

本系統較好地利用FPGA強大的可編程功能，構建了硬件結構簡單、高集成度，高性能和高靈活性的視頻壓縮處理系統。方案設計中還考慮到了系統的適應性、可靠性需求，選用芯片均能適應復雜環境和高可靠性的特殊環境需要。

參考文獻:

[1] 王彩霞，趙剛， 劉三民. H.264的視頻壓縮技術的研究與分析[J].計算機與信息技術，2009，Z1.

[2] 覃永新， 陳文輝，楊敘.視頻壓縮系統中實時數據采集的FPGA實現[J].制造業自動化，2009，03.