摘要:該文設計采用SMIC 1.2V, 0.13μm CMOS工藝。通過對電荷泵的非線性特性分析,設計一種低電壓,高性能的電荷泵電路。這種電荷泵電路上下支路的電流失配在300m V ~900mV的輸出擺幅下得到很好的優化,與傳統低壓結構比較有明顯優勢,同時設計中也抑制了電荷共享等電學失配。
關鍵詞:電荷泵;鎖相環;高性能;低壓
中圖分類號:TP311文獻標識碼:A文章編號:1009-3044(2009)04-0997-02
A Low Voltage and High Performance Charge Pump Design for PLL Application
YANG Qing1,2, LI Zhi-qun1
(1.Southeast University,Institute of RF- OE-ICs, Nanjing 210096,China;2.Southeast University Institute of IC,Nanjing 210096,China)
Abstract: This paper describes a CP (charge pump) for PLL (phase locked loop) by SMIC 1.2V, 0.13 μm CMOS process. This proposed circuit, as a high performance,low voltage and perfect currents match circuit, which is based on analyzing nonlinear character of CP. It has good optimum mismatch when output is between 300m V~ 900m V, it has better performance than conventional structure, reducing electrical mismatch such as charge sharing is also as a part of the design consideration.
Key words: CP (charge pump);PLL (phase locked loop);low voltage;high performance
1 引言
鎖相環是現代通信系統和數模混合電子系統不可或缺的模塊。目前通信業界的不斷革新促使低功耗,高速成為了鎖相環電路發展的方向。有效延長電池生命和良好的性能顯得尤為重要,于是高速,低功耗成為了鎖相環設計的一大挑戰。
電荷泵鎖相環具有低功耗,低抖動和低成本等特點。其結構如圖1所示,電荷泵鎖相環在頻率綜合器,時鐘恢復電路中被廣泛采用。理想的電荷泵鎖相環具有無限的環路直流增益。若不考慮壓控振蕩器的電壓輸入范圍。則該鎖相環就有無限的頻率捕捉范圍只要電荷泵是理想的。鎖相環對于參考頻率源頻率抖動就有零靜態相位誤差,但實際所用的電荷泵不可避免地有電荷泄露;充放電流失配;電荷泵泵開關時間延時不同等不利因素。這些因素都不同程度地造成輸出頻率的相位偏差,進而降低輸出時鐘的抗噪聲性能。
圖1圖2 圖3 圖4
2 設計中非線性的考慮
如圖2所示,電荷共享是由于相位鎖定時S1,S2斷開,S1電壓上拉為VDD,而S2被下拉為GND,都與C點在電壓不相同,當S1與S2同時導通時會在C處產生一個擾亂電壓,給予VCO控制電壓的錯誤電壓抬高或者拉低,導致鎖相環工作不穩定。其解決方法有:插入一個單位增益放大器使得S1,S2的電壓通過負反饋得以耦合(如圖3)。
時鐘饋通和電荷注入是由于S1,S2關斷瞬間,溝道寄生電容的放電,導致C點的電壓會有小的尖刺,也會影響VCO的控制電壓。其解決方式主要是通過使管子開啟時在飽和態,這樣工作狀態下關斷瞬間,寄生電容的電荷會流向源級,從而避免了對C點的電荷注入的影響,保證了整個環路的穩定,同時保證管子的寄生電容遠小于充電電容,這些效應都會相對減弱。
靜態電流失配是電荷泵中的重點,上下支路電流的不匹配也會導致壓控振蕩器控制電壓的波動(圖5),從而造成不小的帶內噪聲貢獻,所以電流的完全匹配是電路中所需要的結果。為解決這個問題所提出的方法有很多,也都能在一定程度上改善電荷泵的性能。例如可以考慮使用單純的NMOS或者PMOS做電流鏡這樣可以抑制由于器件電學性能不同所引起的電流不匹配。也可以考慮使用誤差放大器來糾正電流失配(如圖4)。從本質上考慮溝道效應所引起的電流不匹配,提高輸出電阻來減小溝道調制效應也不失為一種好的設計理念。同時在版圖中盡量對稱同樣是提高鏡像電流的精度的一個重要的注意事項。
如果在設計中兼和考慮PFD輸出給上下支路的開關打開關閉速度以及傳輸路徑和邏輯所產生的時間失配,我們明顯發現雖然周期內傳輸到充電電容上的電荷并沒有發生變化,但是沖放電過程的存在還是造成了控制電壓的波動(如圖6),惡化了帶內相位噪聲。
以上的非線性的討論和分析最終得到在電荷泵在環路中所產生環路頻率偏差可以描述為:
(1)
式中,Ileak為電荷泵泄漏電流。Icp為電荷泵電流。Δton為鑒相器的開通時間。Tref為參考時鐘的周期。Δi為充放電流的偏差。Δtd為泵開關時間延時偏差。對于3階電荷泵鎖相環,輸出時鐘對輸入參考源頻率突變的抑制能力為:
(2)
式中,KVCO為VCO增益為,fref參考時鐘頻率,fP1為濾波器的極點頻率。由(1)(2)可以看出,實際所用電荷泵的非理想性造成整個鎖相環性能下降,因而設計高精度泵電路非常重要。
3 開關速度的考慮:
在電荷泵的設計中,開關的設計的位置不同,會有不同的性能特征,尤其影響開關打開速度,大致可以分為以下三類。
圖7 圖8 圖9
圖7是開關置于電荷泵電流鏡漏端,當開關斷開時M1被拉到地電位,而導通時要耦合到電荷泵輸出到環路濾波電壓附近,這樣就會產生很大的尖峰。M2也存在同樣的問題。由于電荷泵輸出電壓有相當大的擺幅,于是這個尖峰的高度不斷變化,也很難估計,尖峰的匹配幾乎不可能實現。M1電位從地電位不斷升高,經歷了線性區,最終達到飽和所需要的漏源電壓。
圖8是開關置于電荷泵電流鏡柵端,這樣保證了電流鏡一直處于飽和區,開關速度與鏡像電流管的跨導有關系,同時由于電流管都是長溝道器件來減小溝道調制效應,產生很大的柵電容,所以這種結構的電荷泵開關速度很慢。
圖9是開關位于電荷泵的源端,這種結構也可以讓電流管一直處于飽和區,而且開關只和單管連接,寄生電容小,具有最快的打開速度,但是開關關斷后,飽和管中溝道的電荷會由于漏源電壓的存在,還會有電流存在,造成一個電流的嚴重拖尾現象,這個拖尾上下支路會隨輸出電壓的不同而變化,很難匹配,致使動態失配比較嚴重。
4 作者設計的電荷泵電路
經過上述的分析和討論,鑒于130nm工藝的低電源電壓,抑制溝道調制共源共柵結構的電荷泵難以設計,作者提出了一種新型的基于1.2V 電源電壓的高電流精度,低雜散噪聲的電荷泵電路。其電路結構如圖10所示。M11,M12是比較大的MOS電容,用來濾除電流管偏置上的紋波。A1是一個誤差檢測放大器,主要用來調制電流管的偏置,以達到高的電流匹配精度。A2是一個高擺幅的單位增益運放,用來拉住VOUT電壓,抑制電荷共享和相關電荷耦合效應。所有的電流管使用長溝道以抑制溝道調制效應,所有開關管使用最小溝道長度,以加快打開速度,同時要兼顧對電流匹配的影響。在設計中考慮到工藝偏差,電流管的過驅動電壓保證在150mV左右,柵漏電壓在200mV 以上保證電流管工作在飽和區,開關管漏源電壓在50mV左右,這樣保證VOUT的擺幅在300mV~ 900mV。
5 仿真對比結果和結論
對這種電荷泵和傳統電荷泵進行仿真對比后,明顯發現靜態電流失配現象明顯的優于傳統設計(如圖11),非線性的電學特性也得到了很好的抑制,但是由于電荷泵驅動的時間失配與小量的電荷共享,圖12中還是有個比較大的尖峰,在關斷時也仍然存在時鐘饋通所造成的尖峰,在今后的研究中應該在開關管處加入一些匹配管電容來繼續加強抑制這種效應。
參考文獻:
[1] Rhee. W, \"Design of high-performance CMOS charge pumps in phase-locked loops,\" Proceedings of the 1999 IEEE International Symposium on Circuits and Systems, ISCAS '99,Vol.2, June 1999, pp. 545-548.
[2] B. De Muer and M. S. J. Steyaert, \"A CMOS monolithic-controlled fractional-N frequency synthesizer for DCS-1800,\" IEEE J. Solid-State Circuits, Vol. 37, 2002, pp. 835-844.
[3] Yan W.S.T and Luong H.C,\"A 2-V 900-MHz monolithic CMOS dual-loop frequency synthesizer for GSM receivers,\"IEEE J. Solid-State Circuits, Vol.36, 2001, pp. 204-216.
[4] Y. S Tak, \"A 2-V 900-MHz monolithic CMOS dual-loop frequency synthesizer for GSM receivers,\" Master. Dissertation, Hong Kong University of Science and Technology, 1999.
[5] R. C Chang and L. C Kuo,\"A new low-voltage charge pump circuit for PLL,\" ISCAS 2000 Geneva on Circuits and Systems, Vol. 5, 28-31 May 2000, pp. 701-704.
[6] V. Kaenel, D. Aebischer, C. Piguet, and E. Dijkstra, \"A 320MHz, 1.5mW at 1.35V CMOS PLL for microprocessor clock generation,\"ISSCC Digest ofTechnical Papers, 1996.
[7] M. Johnson and E.Hudson, \"A variable delay line PLL for CPU-coprocessor synchronization,\" IEEE Journal of Solid-state Circuits, vol. 23, pp. 1218-1223, Oct.1988. IEEE Journal of Solid-State Circuits, vol. 27, pp. 1599-1607, Nov.1992.