一種基于ＣＭＯＳ工藝的電荷泵鎖相環芯片的設計
2008-04-12 00:00:00馮偉平
現代電子技術 2008年23期
摘要：實現一個電源電壓為5V時捕捉范圍為41～110MHz，為3V時捕捉范圍為25～58MHz的電荷泵鎖相環(CPPLL)。給出了系統設計組成各部分的門級或者晶體管級原理圖與分析設計，重點在VCO部分的參數設計以及環路濾波器的參數設計。采用0.5μm標準CMOS工藝，Cadence Spectre軟件仿真證明，該系統具有良好的線性特性和捕捉時域特性。
關鍵詞：鎖相環；電荷泵；VCO；環路濾波器；鎖定范圍
中圖分類號：TN752 文獻標識碼：B 文章編號：1004-373X(2008)23-163-03
