無線電臺中ＤＳ／Ｄ－ＭＰＳＫ調制解調器的ＦＰＧＡ實現

摘 要：提出了一種通用數字DS/D-MPSK調制和解擴解調器的實現方案。該方案采用了成型濾波、直接數字合成(DDS)、正交調制、數字匹配濾波和延時差分解調等技術，直接在中頻上進行數字信號處理，不需要進行數字下變頻，也不需要進行偽隨機碼同步捕獲和載波提取，簡單易行，具有一定的新意和較高的實用價值。本方案已經應用于某軍用超短波電臺中，驗證了方案的正確性和可行性。

關鍵詞：DS/D-MPSK;DDS;數字匹配濾波器;延時差分解調

中圖分類號：TN76 文獻標識碼：B

文章編號：1004373X(2008)0507103

FPGA Realization of DS/D-MPSK Modem of Wireless Radio

TAN Jin，CHEN Yong，ZHA Guangming

(University of Electronic Science Technology of China，Chengdu，610054，China)

Abstract：A realization scheme for universal digital DS/D-MPSK modem is presented，which adopts several advanced technique such as Root-raised cosine filter，direct digital frequency synthesis，quadrature modulation，digital matched filter and delay difference demodulation.It processes the signal directly on middle frequency，and doesn′t need digital down conversion，PN code synchronization and carrier recovery.This scheme has been used in a military ultrashort wave radio and obtained a good effect.

Keywords：DS/D-MPSK;DDS;digital matched filter;delay difference demodulation

1 引 言

DS/D-MPSK(直接序列擴頻、差分編碼的多進制相移鍵控)調制方式具有頻譜利用率高、抗干擾能力強、保密性能好等優點。因此，研究DS/D-MPSK的調制和解調技術就具有重要的理論意義和實用價值。

DS/D-MPSK的調制和解擴解調通常是用專用集成芯片(ASIC)來完成，但是其功能單一，應用不靈活。文中采用高速大容量FPGA作為硬件平臺的核心部分，通過軟件編程，實現信號的擴頻調制和解擴解調。與常規方法不同的是，該方案直接在中頻上進行數字信號處理，不要進行數字下變頻，也不需要進行偽碼同步捕獲和載波提取，易于數字實現。同時還給出了各項設計參數指標，并對所提出的設計方案進行了仿真以及硬件實現。

2 DS/D-MPSK調制和解擴解調的原理

通用的DS/D-MPSK調制和解擴解調的原理框圖如圖1所示。其中，上方為調制部分，下方為解擴和解調部分。ADC之后和DAC之前的功能全部由一片FPGA來實現。

調制部分主要完成差分編碼、擴頻、數據分路及相位映射、整型濾波、內插濾波和正交調制等功能。其中，NCO(數控振蕩器)直接進行數字頻率合成，產生I，Q兩路正交數字載波。FPGA產生的數字調制信號經過DA轉換和帶通濾波，即可得到DS/D-MPSK調制信號。

解擴和解調部分主要完成AD采樣、成型濾波、匹配濾波、延時差分解調以及判決等功能。解擴和解調是擴頻通信的核心技術之一，也是本文研究的重點。各種進制的DS/D-MPSK解擴和解調的基本原理相同，DS/D-BPSK相當于DS/D-QPSK的一路，DS/D-8PSK僅比DS/D-QPSK多了一路能量控制信號。所以本文就以最有代表性的DS/D-QPSK為例進行討論。

設DS/D-QPSK的基帶數據為｛an｝，差分編碼后的數據為｛dn｝。若用‘+1’表示‘1’，‘-1’表示‘0’，則有：

設I，Q兩路偽碼為｛cn｝和｛c′n｝，長度均為N，碼速率為Rc，碼片寬度為Tc。發端的中頻載波頻率ωc取偽碼速率的M倍(M為正整數)，即為MRc。接收機接收到的DS/D-QPSK信號表達式為：

式中，[ ]表示向下取整運算，mod表示求模運算。

然后直接在中頻進行帶通采樣，采樣頻率取偽碼速率的K倍(K為正整數)，即為KRc。這樣在每個偽碼碼元內剛好進行了K次采樣，從而可以保證收端的偽碼時鐘與發端的偽碼時鐘相位相差為任意值時，總能采到滿足數字匹配濾波器輸入信噪比要求的碼片樣值。這樣偽碼時鐘可以由本地異步產生，省去了偽碼同步時鐘恢復電路，并大大提高了電路的穩定性。

由于AD采樣的相位是隨機的，所以可以在采樣信號中增加一個初始相位φi。由于采樣速率ωs和中頻ωc均為偽碼速率的整數倍，所以每隔K次采樣φi就重復一次，即φi有K種取值，且φi依次滯后2πM/K。采樣數據的表達式為：

將AD采樣得到的數據通過數字匹配濾波器進行解擴。數字匹配濾波器的I路結構如圖2所示，Q路的結構完全相同。現僅以I路為例進行分析。

由于I，Q兩路偽碼的互相關性很小，所以式(5)中第二項的值很小，相對于第一項的相關峰值來說可以忽略不計。當n為N的倍數時，第一項剛好相關，得到的相關峰值為:

式(6)中，RI(0)為I路偽隨機碼的自相關值。由式(6)可見，相關峰中已不再包含偽碼，即實現了解擴。圖3是用Verilog代碼在FPGA中實現數字匹配濾波器時經仿真得到的相關峰。

將數字匹配濾波器輸出的相關峰延時一個基帶數據的碼元寬度，即NTC之后，與當前相關值峰相乘得:

由此可見，延時相乘剛好實現了解調和解差分。圖4是Verilog代碼仿真得到的延時差分解調后的相關峰，負相關峰表示‘1’，正相關峰表示‘0’。

為了提高抗干擾能力，可以把I，Q兩路的相關值累加求和后再進行判決。經過判決，就可以恢復出基帶數據和時鐘。

3 DS/D-MPSK通用數字調制和解擴解調器的具體實現方案

本方案已經應用于某軍用數字超短波電臺中，其具體的實現框圖如圖5所示。

其中，FPGA選用的是Xilinx公司的XC2VP20，200萬門的高端產品，標稱頻率為400 MHz。NCO的時鐘頻率較高，達到160 ~ 240 MHz。DSP選用的是TI公司的TMS320VC5510，FLASH選用的是Spansion公司的S29GL128N，16 MB的容量，存放DS/D-BPSK，DS/D-QPSK和DS/D-8PSK等多種模式的FPGA配置文件。CPLD選用的是Xilinx公司的XC9572XL。DSP主要完成對FLASH的讀寫工作，并且根據模式切換信號，配合CPLD完成對FPGA的動態配置。

4 實際測試結果

圖6是在中頻20-48 MHz上通過Agilent 89600矢量信號分析儀測到的DS/D-QPSK信號的星座圖、眼圖、頻譜圖和統計數據，其頻差為1-8 Hz，相差為876毫度，I，Q平衡度為-20 dB。圖7是中頻為21-76 MHz的DS/D-8PSK信號混頻到280 MHz經聲表面波濾波器后測到的星座圖、眼圖、頻譜圖和統計數據，其頻差為-0-75 Hz，相差為3°，I，Q平衡度為-21 dB。

5 結 語

從以上的測試結果可以看出，本文提出的DS/D-MPSK

通用數字調制和解擴解調器在實際應用中取得了良好的效果，證明了本方案是正確的、可行的和穩定可靠的。

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作者簡介

譚 進 碩士研究生，電子科技大學，微電子專業。研究方向為數字信號處理、軟件無線電。

陳 勇 副教授，電子科技大學微固學院。研究方向為新型集成電路及器件。

查光明 教授，電子科技大學通信學院。研究方向為跳/擴頻通信、移動通信、軟件無線電。

注：“本文中所涉及到的圖表、注解、公式等內容請以PDF格式閱讀原文。”