一種基于ＦＰＧＡ的Ｖｉｔｅｒｂｉ譯碼器優(yōu)化算法

摘 要：Viterbi譯碼是卷積碼的最佳譯碼算法，針對Viterbi譯碼器實現(xiàn)中資源消耗、譯碼速度、處理時延和結(jié)構(gòu)等問題，通過對Viterbi譯碼算法及卷積碼編碼網(wǎng)格圖特點的分析，提出一種在FPGA設(shè)計中，采用全并行結(jié)構(gòu)、判決信息比特與路徑信息向量同步存儲以及路徑度量最小量化的譯碼器優(yōu)化實現(xiàn)方案。測試和試驗結(jié)果表明，該方案與傳統(tǒng)的譯碼算法相比，具有更高的速度、更低的時延和更簡單的結(jié)構(gòu)。

關(guān)鍵詞：卷積碼；Viterbi算法；優(yōu)化算法；現(xiàn)場可編程門陣列

中圖分類號：TP31 文獻標(biāo)識碼：B 文章編號：1004373X(2008)1710503

Optimization Algorithm of Viterbi Decoder Based on FPGA

CAI Zhilong1，F(xiàn)ENG Wenjiang1，YANG Yang2

(1.Chongqing University，Chongqing，400044，China;2.Chongqing Huawei Industrial (Group) Ltd.，Chongqing，400712，China)

Abstract：Viterbi algorithm is the best decoding algorithm of the convolutional code，to be deed against the problem of the resource cost，speed，time delay and architecture，this paper deeply analyzes the Viterbi algorithm and the convolutional encoding trellis，and then gives an optimized scheme based on FPGA，which includes three contents: the parallel architecture，synchronously memorizing judge information and path information，and minimizing the measurement value of the path.According to the test，this scheme has higher speed，lower delay，smaller resource cost，and more simple architecture compared with the conventional Viterbi decoder.

Keywords：convolutional code;Viterbi algorithm;optimization algorithm;FPGA

1 引 言

由于卷積碼優(yōu)良的性能，被廣泛應(yīng)用于深空通信、衛(wèi)星通信和2G、3G移動通信中。卷積碼有三種譯碼方法^［1］：門限譯碼、概率譯碼和Viterbi算法，其中Viterbi算法是一種基于網(wǎng)格圖的最大似然譯碼算法^［2］，是卷積碼的最佳譯碼方式，具有效率高、速度快等優(yōu)點。從工程應(yīng)用角度看，對Viterbi譯碼器的性能評價指標(biāo)主要有譯碼速度、處理時延和資源占用等。本文通過對Viterbi譯碼算法及卷積碼編碼網(wǎng)格圖^{［3，4］ 特點的分析，提出一種在FPGA設(shè)計中，采用全并行結(jié)構(gòu)、判決信息比特與路徑信息向量同步存儲以及路徑度量最小量化的譯碼器優(yōu)化實現(xiàn)方案。測試和試驗結(jié)果表明，該方案與傳統(tǒng)的譯碼算法相比，具有更高的速度、更低的時延和更簡單的結(jié)構(gòu)。}

2 卷積編碼網(wǎng)格圖特點

注：本文中所涉及到的圖表、注解、公式等內(nèi)容請以PDF格式閱讀原文