一種用于以太網傳送Ｅ１信號的時鐘恢復電路的設計與實現

摘 要：提出一種利用全數字鎖相環實現從隨機的以太網信號中提取時鐘的方法。由于采用鑒頻、鑒相并置方法，同時把數字濾波器融入其中，采用小數分頻器構成數控振蕩器，從隨機以太網信號中恢復E1時鐘信號。經硬件實驗證實，電路的性能指標完全可以滿足ITUT的有關標準。該電路結構簡單，易于集成到ASIC中去，有較強的實用性，便于推廣應用。

關鍵詞：E1抖動鎖相環;現場可編程門陣列;基于以太網的實時業務；時鐘恢復電路

中圖分類號：TN710 文獻標識碼：B 文章編號：1004373X(2008)1800803

Design and Implementation of Clock Recovery Circuit E1 in Ethernet

HUANG Haisheng

(Xi′an Institute of Post and Telecommunications，Xi′an，710061，China)

Abstract：In this paper，a clock recovery circuit is proposed in the random signal of Ethernet，parallel connection method are used between the phase difference and the frequency difference，and the filter are permeated in，and using the digital divider，with ratio of decimal fraction，as a digital control oscillations，then the PLL could be used to recover the E1 clock that is demapped from Ethernet signal.It is proved by hardware experiment that the performance can meet the ITU-T recommendation.All digital circuits are useful in VLSI design.

Keywords：E1 jitter phase locked loop;FPGA;Ethernet TDM;clock recovery circuit

在基于IP的新一代通信網中，為了實現多業務傳輸，在發送端，把實時業務（TDM）進行打包處理，使其變成太網包的數據包，然后傳輸；在接收端，為了恢復原來的TDM業務，對數據進行統計和抖動消除，從而獲得碼流的定時信息。抖動消除的基本原理就是數字鎖相環的原理；利用鎖相環技術實現對輸入定時信號的量化、數字濾波和定時綜合。傳統的數字化理論在這里表現為簡單的取整，電路往往對應的是吞吐脈沖，即為計數器的形式。技術的核心和難點是量化、數字濾波和定時綜合有機的結合，形成理論簡單、易于電路實現，同時又能保證定時信息的指標。

在TDMoIP系統中，在發送端，需要發送的信號是標準的E1信號，為了在以太網系統中傳輸，把E1信號進行拆分、封裝，使其變成固定大小的以太網包，原來的E1信號中的定時時信息全部丟失；在接收端收到的信號中不含有任何定時信息，數據的抖動也變為隨機的。這就需要在接收端要進行特殊處理，才能恢復E1信號的時鐘。由于以太網信號是隨機信號，首先對隨機的以太網信號進行統計處理，得到信號的基本頻率，然后以此頻率為基準，進行數字平滑；傳統的數字平滑電路可分為2類：一類是由比特調整電路和中等帶寬的數字鎖相環構成，另一類^［1］是由一個鎖相環構成，但鎖相環的帶寬很窄。本文采用由比特調整電路和中等帶寬的數字鎖相環構成數字平滑電路，比特調整電路是由多模計數器和數據存儲器組成；多模計數器根據數據緩沖器FIFO的狀態，確定在數據流上加或扣脈沖的頻率，然后把這種信息存入數據存儲器，實現在數據流上加扣脈沖，使輸出數據流的頻率的變化在時間上拉長，便于數字鎖相環的設計。

通過硬件實驗證明，用該方法設計ASIC電路，運行可靠，性能指標符合ITUT的有關標準。本文主要討論這個專用數字鎖相環的設計方法及理論分析；即全數字鎖相環電路設計、電路的輸入和輸出指標要求、原理分析和硬件實驗結果。

1 全數字鎖相環電路設計

本文討論的是E1支路信號平滑的二階數字鎖相環，其結構簡單、易于實現、尤其適合ASIC實現，并且經實驗證明，抖動指標符合有關ITUT標準。圖1為電路的原理圖。

圖1是一個直接處理式鎖相環；計數器1和計數器2分別對讀寫時鐘脈沖進行計數；FD為減法器；輸出fd為頻差；PD為數字鑒相器，是一個計數器，用高速時鐘對相差進行計數，加法器的作用是把鑒頻和鑒相的結果和常數相加，產生控制器的控制信號，控制器是由串行加法器構成；分頻器1和分頻器2是M和M+1分頻器，它們和控制器、MUX一起構成一個含有小數的分頻器，分頻器的分頻比是由鑒頻和鑒相的結果，經過加法器處理后產生的控制信號確定。

圖1 二階數字鎖相環原理圖2 指標要求

由于數字鎖相環和比特調整電路一起構成數字抖動衰減器^［2］，用來衰減通過以太網傳輸E1信號引起的抖動。這里的比特調整電路就相當于一個可控的低通濾波器，根據設計要求，比特調整電路的輸出，即鎖相環的輸入為：首先對以太網數據進行統計，確定E1信號的基本速率，然后對高于或低于基本速率的數據進行比特調整，比特調整的快慢由自適應算法確定。

根據ITUT的建議，E1支路信號的抖動測試應先通過一組濾波器，具體指標如表1所示：

表1 PDH 網絡接口的最大允許抖動

濾波器特性最大峰值抖動f1f3f4f1~f4f3~f420 Hz

20 dB/dec18 kHz

20 dB/dec100 kHz

-20 dB/dec0.4 UI0.075 UI

3 原理分析

計數器1和計數器2是相同的循環計數器，只是初始值不相同，其功能相當于對過去輸入信號進行無窮次累加。從Z域進行考慮，其傳遞函數可以表示為:1+z－1+z－2+…=zz－1它們和PD、PF、加法器共同完成鑒頻、鑒相的作用，同時還含有濾波器的功能，也就是說把鑒頻、鑒相結果進行了數字濾波。下式由于上式給出的關系式正是數字環路濾波器的傳遞函數，這里的K是反映了2個計數器的初始值的不同。K+zz-1鑒相控制信號vd完成對鑒頻、鑒相結果的取值時刻，實際上起一個量化間隔的作用，它應和PD計數器的模數有確定的整數比例關系。加法器在這里的作用是把鑒頻、鑒相的結果并置和一個常數相加，起一個電路前后銜接的作用:udv={fd，pd}

filter=A+udv這里的A和K是相互對應的，可以認為二者相同，實際上，信號在經過加法器之后，才真正完成了鑒頻、鑒相作用。

控制器根據輸入信號filter產生對分頻器1和分頻器2輸出的控制信號，這里的控制器實際上是串行的全加器，結構為圖2^［3］。

圖2 控制器的結構圖其響應的傳遞函數為:KD=Gz－1zz－1=Gz－1其中G為整個環路的增益。故該環路的開環、閉環和誤差傳遞函數為:H0(z)=Gz－1·(K+zz－1)

=(K1+K2zz－1)(zz－1)z－1其中:K1=GK； K2=G；

H(z)=H0(z)1+H0(z)

=(K1+K2)z－K1z2+(K1+K2－2)z+(1－K1)

He(z)=11+H0(z)

=(z－1)2z2+(K1+K2－2)z+(1－K1)故環路穩定的條件為:K1>0; K2>0; 2K1+K2<43.1 環路跟蹤誤差

由環路誤差傳遞函數可以計算環路在各種不同輸入信號作用下的穩態跟蹤誤差，即:φ(∞)=limz→1［(z－1)φ(z)］

φ(z)=He(z)·θi(z)E1信號的頻率容限為±50 ppm，如果信號在其穩定工作的動態范圍內，頻率的變化是按照升斜規律變化，即輸入信號的頻率以速率R變化，有：ωi(t)=Rt; θi(i)=∫t0Rtdt=12Rt2

θi(s)=R/s3所以有：θi(z)=RT2z(z+1)2(z－1)3;φ(∞)=limz→1 φ(z)=T2RK2其中T為脈沖取樣周期，說明穩態相差的值是穩定的，其隨K2的增大而減小。對于輸入為頻率階躍、相位階躍的信號為：φ(∞)=03.2 鎖相環的參數計算

比特調整電路進行1次調整將引起1UI的抖動，相當于一個階躍函數：A(t)=u(t)該響應的拉氏變換為：A(s)=1/s高通濾波器的傳遞函數為^［1］：H2(s)=ss+ωc， ωc=40π二階鎖相環的傳遞函數為：H1(s)=2ξωns+ωn2s2+2ξωns+ωn2=K1+K2Ts+K2T2s2+K1+K2Ts+K2T2得出:ωn=K2/T，ξ=K1+K22K2鎖相環的剩余抖動可表示為:Adjat(s)=A(s)H1(s)H1(s)=2ξωns+ωn2s2+2ξωns+ωn2·1s+ωc

剩余抖動的峰峰為^［4］:Ajpp2ξ(ξ+ξ－1)－12ξ－1(ωc－(ξ+ξ－1)ωn)ωn鎖相環的3 dB帶寬為^［4］:B=ωn2π(2ξ2+1)(2ξ2+1)2+1

鎖相環的同步帶應該不受鑒相器的控制，而由數控振蕩器決定，由于小數分頻器的具體結構，同步帶為:f0/（M+1）≤ΔωH≤f0M鎖相環的捕捉帶為:Δωp=2.37K2ξωn4 硬件實驗結果

系統電路設計完成后，采用Altera公司的FPGA Cyclone EP1C6Q240CB進行實驗驗證，并設計相應的PCB板，用惠普公司的抖動測試儀進行性能指標測試，結果證明其性能指標達到ITUT規定的指標，最大峰值抖動在f1~f4 為0.21 UI，f3~f4為0.012 UI。頻率范圍遠遠大于±50 ppm，為±100 ppm，達到了預期的目的。

5 結 語

本文針對通過以太網傳輸E1信號的數據結構，設計出一種全數字鎖相環。采用鑒頻、鑒相并置方法，同時把數字濾波器融入其中;采用小數分頻器構成數控振蕩器，從中恢復E1時鐘信號。經硬件實驗證實達到了設計要求，該電路結構簡單、易于集成到ASIC中去、有較強

的實用性，便于推廣應用。

參 考 文 獻

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