全數(shù)字鎖相環(huán)及其數(shù)控振蕩器的ＦＰＧＡ設(shè)計(jì)

摘 要：全數(shù)字鎖相環(huán)(ADPLL)在數(shù)字通信領(lǐng)域有著極為廣泛的應(yīng)用。由于SoPC技術(shù)的發(fā)展和FPGA的工作頻率與集成度的提高，在1塊FPGA芯片上集成整個(gè)系統(tǒng)已成為可能。以片內(nèi)同時(shí)嵌入CPU和全數(shù)字鎖相環(huán)為目的，結(jié)合現(xiàn)階段的相關(guān)研究成果，簡(jiǎn)單介紹片內(nèi)全數(shù)字鎖相環(huán)系統(tǒng)的結(jié)構(gòu)和全數(shù)字鎖相環(huán)的工作原理，詳細(xì)論述一種可增大全數(shù)字鎖相環(huán)同步范圍的數(shù)控振蕩器的設(shè)計(jì)方法，并給出部分VHDL設(shè)計(jì)程序代碼和仿真波形。在此數(shù)控振蕩器的設(shè)計(jì)中引入翻轉(zhuǎn)觸發(fā)器的概念，并通過改變翻轉(zhuǎn)觸發(fā)器的動(dòng)作特點(diǎn)，使得數(shù)控振蕩器的輸出頻率提高，以達(dá)到增大全數(shù)字鎖相環(huán)同步范圍的目的。

關(guān)鍵詞：全數(shù)字鎖相環(huán)；數(shù)控振蕩器；翻轉(zhuǎn)觸發(fā)器；VHDL；SoPC；FPGA

中圖分類號(hào)：TN76 文獻(xiàn)標(biāo)識(shí)碼：B

文章編號(hào)：1004-373X(2008)10-001-02

Design of All Digital Phase-locked Loop and Digital Control Oscillator Based on FPGA

SHAO Shuai1，LI Manyi1，LIU Danfei2，HE Wei1，LI Shuchen1

(1.Physics and Electronics Information Institute，Yunnan Normal University，Kunming，650092，China;

2.Computer Science and Information Technology Institute，Yunnan Normal University，Kunming，650092，China)

Abstract：All Digital Phase-Locked Loop (ADPLL) is generally used in digital communication field.The whole system on chip can be achieved due to development of SoPC and FPGA.Considering the relevant research achievements and the techniques of embedded CPU and ADPLL，the system structure and the principle of ADPLL is introduced in the paper.A design way of a digital control oscillator that will increase synchronous range of ADPLL is discussed in detail，and the partial VHDL code and simulation waveform is given.In this design，toggle flip flop is mentioned.Output frequency of DCO is increased by TFF change.Finally，synchronous range of ADPLL is increased.

Keywords：all digital phase-locked loop;digital control oscillator;toggle flip flop;VHDL;SoPC;FPGA

與傳統(tǒng)的模擬鎖相環(huán)相比較，全數(shù)字鎖相環(huán)(ADPLL)在抗干擾能力和可靠性方面都有著明顯的優(yōu)勢(shì)。隨著現(xiàn)場(chǎng)可編程門列陣(FPGA)的工作頻率和集成度的提高，對(duì)高性能ADPLL的設(shè)計(jì)已經(jīng)可以實(shí)現(xiàn)。隨著SoPC技術(shù)的不斷發(fā)展，在一塊FPGA芯片中實(shí)現(xiàn)整個(gè)全數(shù)字鎖相環(huán)系統(tǒng)已成為可能。本文以Altera公司的cyclone Ⅱ系列FPGA芯片為實(shí)驗(yàn)芯片，在簡(jiǎn)單介紹片內(nèi)全數(shù)字鎖相環(huán)系統(tǒng)結(jié)構(gòu)的同時(shí)，給出一種可增大ADPLL同步范圍的數(shù)控振蕩器的設(shè)計(jì)方法，并進(jìn)行仿真和實(shí)踐驗(yàn)證。

1 FPGA片內(nèi)系統(tǒng)的結(jié)構(gòu)

片內(nèi)全數(shù)字鎖相環(huán)系統(tǒng)是由片內(nèi)軟核CPU和片內(nèi)全數(shù)字鎖相環(huán)共同組成，CPU起到控制和優(yōu)化全數(shù)字鎖相環(huán)的作用。對(duì)于片內(nèi)軟核CPU，在此應(yīng)用Altera公司推出的Nios Ⅱ嵌入式軟核處理器予以實(shí)現(xiàn)^[1，2]。系統(tǒng)結(jié)構(gòu)框圖如圖1所示。

圖1 片內(nèi)全數(shù)字鎖相環(huán)系統(tǒng)結(jié)構(gòu)框圖

在系統(tǒng)中，片內(nèi)寄存器、全數(shù)字鎖相環(huán)及其檢測(cè)電路被作為外設(shè)嵌入到FPGA芯片中。片內(nèi)寄存器和鎖相環(huán)檢測(cè)電路與系統(tǒng)的Avalon總線相連，受到Nios Ⅱ軟核處理器的控制，使得全數(shù)字鎖相環(huán)中的數(shù)字環(huán)路濾波器部分在工作中的參數(shù)得到優(yōu)化。此種結(jié)構(gòu)使得Nios Ⅱ處理器和全數(shù)字鎖相環(huán)2部分集成于1塊FPGA芯片，大大提高了系統(tǒng)的穩(wěn)定性和可靠性。

2 全數(shù)字鎖相環(huán)的工作原理

與以往的數(shù)字鎖相環(huán)不同，組成全數(shù)字鎖相環(huán)的所有功能模塊均為純粹的數(shù)字電路，其主要組成可分為3部分：數(shù)字鑒相器(DPD)、數(shù)字環(huán)路濾波器(DLF)和數(shù)控振蕩器(DCO)。其工作原理框圖如圖2所示。

圖2 全數(shù)字鎖相環(huán)工作原理框圖

當(dāng)環(huán)路鎖定時(shí)，數(shù)字環(huán)路濾波器的輸出端不會(huì)產(chǎn)生進(jìn)位或借位脈沖。此時(shí)，數(shù)控振蕩器只對(duì)其時(shí)鐘頻率進(jìn)行二分頻處理。當(dāng)環(huán)路未鎖定時(shí)，數(shù)字環(huán)路濾波器則根據(jù)ud的變化產(chǎn)生進(jìn)位或借位脈沖，并作用到數(shù)控振蕩器所對(duì)應(yīng)的進(jìn)位或借位端，于是，該數(shù)控振蕩器便在二分頻過程中加上或減去半個(gè)時(shí)鐘周期。數(shù)控振蕩器的輸出信號(hào)經(jīng)過除N計(jì)數(shù)器，被N分頻后，使得本地估算信號(hào)u2的相位得到調(diào)整，最終達(dá)到鎖定狀態(tài)^[3]。

3 數(shù)控振蕩器的設(shè)計(jì)

數(shù)控振蕩器由ID計(jì)數(shù)器即加減脈沖控制器構(gòu)成。為了對(duì)ID計(jì)數(shù)器進(jìn)行設(shè)計(jì)，必須在該電路中加入一個(gè)翻轉(zhuǎn)觸發(fā)器(TFF)。在沒有進(jìn)、借位脈沖輸入的時(shí)候，ID計(jì)數(shù)器的輸出信號(hào)IDout雖然是輸入時(shí)鐘信號(hào)IDclock的二分頻，但占空比明顯發(fā)生了改變，已不再是原來的50%。其波形如圖3所示。

圖3 無進(jìn)位和借位脈沖時(shí)的波形

由圖3可以看出，在沒有進(jìn)位和借位脈沖的情況下，翻轉(zhuǎn)觸發(fā)器在每個(gè)IDclock的上升沿翻轉(zhuǎn)，ID計(jì)數(shù)器的輸出(IDout)由邏輯功能IDout=IDclock#8226;TFF獲得。如果翻轉(zhuǎn)觸發(fā)器置高時(shí)，進(jìn)位端(INC)獲得進(jìn)位信號(hào)，那么，在IDclock的下一個(gè)上升沿到來時(shí)，翻轉(zhuǎn)觸發(fā)器置低，并且在2個(gè)ID時(shí)鐘周期內(nèi)保持低電平。同樣，ID計(jì)數(shù)器在借位端(DEC)獲得借位信號(hào)時(shí)，動(dòng)作特點(diǎn)則反之。如此一來，ID計(jì)數(shù)器便實(shí)現(xiàn)在二分頻的過程中加、減半個(gè)時(shí)鐘周期的行為。但是， 因?yàn)橐源朔绞皆O(shè)計(jì)出的ID計(jì)數(shù)器其輸出頻率理論上最多只能為其時(shí)鐘頻率的2/3，這無疑就限制全數(shù)字鎖相環(huán)的同步范圍^[4]。

為了解決ADPLL的同步范圍問題，必須將翻轉(zhuǎn)觸發(fā)器的動(dòng)作特點(diǎn)作出部分的改動(dòng)，即在翻轉(zhuǎn)觸發(fā)器置高，且進(jìn)位端INC獲得進(jìn)位信號(hào)時(shí)，在IDclock的下一個(gè)上升沿到來時(shí)，翻轉(zhuǎn)觸發(fā)器置低，并且一直持續(xù)置低狀態(tài)直至進(jìn)位信號(hào)消失，然后再在IDclock的下一個(gè)上升沿翻轉(zhuǎn)。如此一來，ID計(jì)數(shù)器在有進(jìn)位信號(hào)時(shí)將不斷地加入半個(gè)時(shí)鐘周期直至進(jìn)位信號(hào)消失為止。此時(shí)，ID計(jì)數(shù)器的輸出信號(hào)IDout頻率的理論最大值(實(shí)際最大值還要由進(jìn)位脈沖的最大頻率決定)可以達(dá)到ID時(shí)鐘頻率的(n-1)/n ，n為ID時(shí)鐘頻率值，這樣便增大了ADPLL的同步范圍。同樣，在ID計(jì)數(shù)器借位端DEC獲得借位信號(hào)時(shí)，也以此設(shè)計(jì)方式進(jìn)行相反的處理即可。ID計(jì)數(shù)器的VHDL部分設(shè)計(jì)程序如下：



PROCESS (IDclk，INC，DEC，tff)

BEGIN

IF (IDclk′EVENT AND IDclk = ′1′) THEN

IF INC=′0′ AND DEC=′0′ THEN

tff <= NOT tff;

ELSIF (IDclk′EVENT AND IDclk = ′1′) THEN

IF INC=′1′ AND DEC=′0′ THEN

IF tff=′1′ THEN

tff <= ′0′;

END IF;

END IF;

END IF;

END IF;

END PROCESS;

t<=tff;

IDout <= (not IDclk) and (not tff);



圖4為以前述設(shè)計(jì)方式用VHDL編寫ID計(jì)數(shù)器程序后進(jìn)行功能仿真的結(jié)果，圖5為時(shí)序仿真結(jié)果，其中t為翻轉(zhuǎn)觸發(fā)器的信號(hào)。

圖4 ID計(jì)數(shù)器的功能仿真波形

圖4中，IDout信號(hào)在50 ns時(shí)開始加入半個(gè)時(shí)鐘周期，而時(shí)序仿真結(jié)果的圖5中IDout信號(hào)是在63.414 ns時(shí)開始加入半個(gè)時(shí)鐘周期的，這說明以前述方式設(shè)計(jì)出的數(shù)控振蕩器將有13.4 ns的器件延遲，此延遲不可避免。

圖5 ID計(jì)數(shù)器的時(shí)序仿真波形

計(jì)算機(jī)模擬表明，ADPLL的鎖定范圍、拉出范圍、捕捉范圍和同步范圍大致相同是合理的^[4-6]，以文中所述方式設(shè)計(jì)出的數(shù)控振蕩器可以增大ADPLL的同步范圍，使得ADPLL的鎖定范圍、捕捉范圍、同步范圍等重要參數(shù)同時(shí)得到優(yōu)化，因此，ADPLL的性能最終將得到改善。

4 結(jié) 語

全數(shù)字鎖相環(huán)在數(shù)字通信、數(shù)字信號(hào)處理、電力系統(tǒng)自動(dòng)化等眾多領(lǐng)域有著極為廣泛的應(yīng)用，隨著相關(guān)研究的不斷深入與發(fā)展，其性能也在不斷得到提高。迄今為止，硅谷各大芯片公司的中高端FPGA產(chǎn)品基本上均已嵌入高性能的數(shù)模混合鎖相環(huán)，以用于移相和頻率合成等功能。對(duì)于片內(nèi)全數(shù)字鎖相環(huán)系統(tǒng)的研究將會(huì)填補(bǔ)低檔FPGA芯片中未集成高性能鎖相環(huán)的空白，其意義重大，前景廣闊。

參 考 文 獻(xiàn)

［1］唐穎.單片DSP處理器功能系統(tǒng)的SoPC技術(shù)設(shè)計(jì)［J］.單片機(jī)與嵌入式系統(tǒng)應(yīng)用，2006(12):7-9.

［2］任愛鋒，初秀琴，常存，等.基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)［M］.西安:西安電子科技大學(xué)出版社，2004.

［3］單長(zhǎng)虹，孟憲元.基于FPGA的全數(shù)字鎖相環(huán)路的設(shè)計(jì)［J］.電子技術(shù)應(yīng)用，2001(9):58-60.

［4］Roland E.Best.鎖相環(huán)設(shè)計(jì)、仿真與應(yīng)用［M］.5版.李永明，譯.北京:清華大學(xué)出版社，2007.

［5］Roland E Best.Phase-Locked Loops Designs，Simulation，and Applications［M］.北京:清華大學(xué)出版社，2003.

［6］Qassim Nasir.Digital Phase Locked Loop with Broad Lock Range Using Chaos Control Technique［J］.Intelligent Automation and Soft Computing，2006，12(2):183-187.

作者簡(jiǎn)介

邵 帥 男，1980年出生，天津人，碩士。主要從事EDA技術(shù)與計(jì)算機(jī)應(yīng)用方面的研究工作。

注：本文中所涉及到的圖表、注解、公式等內(nèi)容請(qǐng)以PDF格式閱讀原文。