一種ＣＭＯＳ帶隙基準電壓源設計

摘 要：為了滿足IC設計中對基準電源低功耗、低溫度系數、高電源抑制比的要求，設計一種帶隙基準電壓源電路。在對傳統帶隙基準結構分析的基礎上，該電路重點改善基準源中運算放大器的性能，采用臺積電0.35μm CMOS工藝庫設計并繪制版圖。仿真結果表明，溫度在0～100℃之間變化時，該電路輸出電壓的溫度系數小于10 ppm／℃，并且具有低功耗、高電源抑制比的特性。

關鍵詞：CMOS帶隙基準；低溫度系數；電源抑制比

中圖分類號：TN710

文獻標識碼：B

文章編號：1004—373X(2008)04—004—02

1 引 言

基準電壓源廣泛應用于電源調節器、A／D和D／A轉換器、數據采集系統，以及各種測量設備，其精度和穩定性直接影響整個電路系統的精度和穩定性。基準源有很多種，其中，帶隙基準源憑借其低溫度系數、高電源抑制比、低基準電壓，以及長期穩定等優點，得到了廣泛的應用。近年來，模擬集成電路設計技術隨著工藝技術一起得到了飛速的發展，電路系統結構進一步復雜化。這對模擬電路基本模塊的電壓、功耗、精度和速度等，提出了更高的要求。傳統的帶隙基準源電路結構逐漸難以適應設計需求。本文在分析傳統帶隙基準原理基礎上，基于傳統的帶隙基準結構，重點改善基準源中運算放大器的性能，并對基準絕對數值進行補償，設計了一種低溫漂、高電源抑制比的基準電壓源電路。該電路帶有啟動電路和電流補償電路，采用差分放大器作為基準源的負反饋運放，放大器的偏置電流由放大器自身的輸出產生，提高了電源抑制比，直接對基準輸出做溫度補償和電流漂移補償，靜態電流約為10μA，溫度在0～100℃之間變化時溫度漂移不超過10 ppm／℃。

圖2為傳統帶隙基準源的基本結構，這種結構對放大器精度和對稱性要求較高，另外運放的失調電壓會影響基準源的精度。失調電壓與溫度和電源電壓有關，是基準源理論值與實際值之間誤差的主要來源。失調電壓的主要來源于晶體管之間不匹配、運放輸入級MOS管預置電壓不匹配、運放的有限增益等。針對上述問題，本文提出一種帶隙結構，重點改善基準源中運算放大器的性能，其中為了減小運放失調電壓對基準源的影響，采用差分運放、提高運放增益、加入反饋減小失調電壓，從而提高電壓基準源的精度，并對基準絕對數值進行補償，設計一種低溫漂、高電源抑制比的基準電壓源電路。

3 電路設計及工作原理

如圖3所示，帶隙基準源電路帶有啟動電路和反饋電路，采用差分放大器作為基準源的負反饋運放，放大器的偏置電流由放大器自身的輸出產生，直接對基準源輸出做溫度漂移補償，提高了電源抑制比。

由式(6)可見，環境溫度在0～100℃之間變化時，該電路輸出電壓溫度系數小于10 ppm／℃。

5 結 語

本文根據當前集成電路設計中對基準電源的低壓、低功耗、高電源抑制比的要求，利用不同電流密度下兩晶體管基極一發射極電壓差的正溫度特性，結合基極一發射極電壓本身的負溫度特性，設計了一個帶隙基準電壓源。該電路結構比較新穎，巧妙地減小了運算放大器輸入失調對基準電壓的影響。經仿真分析表明，該電路靜態功耗小，溫度系數低，高電源抑制比，適應現代集成電路的發展趨勢。