標準單元可制造性分級

摘 要：隨著制造工藝尺寸的縮小，可制造性不只是工廠需要關注的問題，更是設計者需要考慮的重點，從而提高良率和版圖面積的利用率。為了使設計者更好地理解和控制可制造性，對標準單元的可制造性分級顯得尤為重要。用加權重的方法對標準單元進行可制造性分級，該方法不但包含可制造性規則對版圖的約束，還創新性地把工藝參數變化對其造成的影響考慮了進去。用一套簡化的可制造性規則和版圖來演示此種分級方法的實現，并用模擬結果驗證了它的有效性。該分級方法具有統一性和標準性，可以被廣泛采用。

關鍵詞：可制造性；標準單元；權重；光刻模擬

中圖分類號：TN40文獻標識碼：B

文章編號：1004-373X(2008)24-034-03

Standard Cell DFM Grading

ZHANG Ziwen1，GONG Min1，CHEN Lan2

(1.Micro-electronics Technology Key Lab of Sichuan Province，School of Physical Science and Technology，Sichuan University，Chengdu，610064，China;

2.EDA Center，Chinese Academy of Science，Beijing，100029，China)

Abstract：In order to improve the yield and productivity，both foundry and circuit designers should consider the Design for Manufacturability (DFM) as process geometric shrink.Therefore，grading standard cell seems more urgent and important to help designers understand and control DFM.This paper uses weighting approach to grade standard cell.This new method includes both design rule restriction and process parameter affect.This paper uses a set of simplified DFM rules and layout to implement the grading approach.Then it uses litho-simulation to validate the effectiveness of this approach.This grading method is unified and standardized，so it can be wildly used.

Keywords：DFM;standard cell;weighting approach;litho-simulation

1 引 言

IC工業的發展使得設計工程師不斷面臨新技術、新挑戰。為了滿足設計越來越苛刻的要求，設計人員需要考慮的方面也成倍增加——從性能、面積到功耗、可測性等。然而當工藝發展到90 nm以下后，一個更加難以測量和控制的因素凸顯了出來：良率。

造成良率損失的原因是由于越來越復雜的制造工藝。它大致可分為3個方面：隨機缺陷^［1］，與圖形相關的制造缺陷^［2］，可光刻性的缺陷^［3］。其中，后兩項構成了當今可制造性設計(Design For Manufacturability，DFM)的主要考慮要素^［4］。

為了能使集成電路從設計階段就將良率考慮進去，對標準單元的可制造性分級顯得尤為迫切和重要。本文對設計規則和工藝參數對電路可制造性的影響進行分析，從而對標準單元進行分級。

2 標準單元可制造性分級的必要性

IC設計發展到今天，對標準單元的各種度量(Metrics)已比較成熟，綜合工具能夠利用這些度量，來綜合出設計所需的電路。面積是最容易被精確測量出的參量，一般用平方微米來表示一個單元的大小。性能一般用延時納秒表示。現在延時一般用幾個工藝情況(process corners，e.g.fast，slow，typical)來描述，這樣存在不準確的情況。更為嚴重問題是在深亞微米設計下，連線延時變成了延時的主因^［5］。傳統的連線延時模型(Wire Load Model)已經不能滿足精度的要求，綜合工具已經開始更多地把布局信息考慮進去。功耗通常包括動態功耗和漏電功耗這2個部分。但總的來說，這些參量都能夠用Spice較好的估算出來。

在理想狀況下，可制造性也因該與功耗、性能、面積一樣，被綜合工具所用，但目前要實現還有一定的難度。首先，可制造性并不像其他度量一樣有一個被業界廣泛認可的標準，良率的范圍也很難被統一地界定。其次，雖然一些研究對標準單元的可制造性進行了優化^［6，7］，使得良率更高，但要求性能無限制提升是不現實的。因為在不斷提高良率的同時，也對掩膜提出了更高的要求，這樣會使成本大幅提高，大規模集成也就失去了意義。再有，并不是版圖的每一個部分都需要被修改以提高良率，而只需要對某些關鍵的區域進行修改，便可使整體良率得到提升。亦即只需對關鍵區域的良率提出更高的要求。從上述幾點看來，對版圖的可制造性分級就顯得十分必要和迫切。

3 考慮工藝變化的標準單元可制造性分級

標準單元的可制造性分級大致分為2種：一種是基于規則(Design Rule)的^［8］，一種是基于模型的^［9］。前者是根據Foundry在長期生產中積累的數據，建立起的比較成熟的規則。它的優點是減少了掩膜制造的復雜度(雖然現在Design Rule中的DFM Rule也在不斷增加)，并且和傳統IC設計流程完全一致，降低了對設計者的要求。缺點是精度不高，且可控性不強即不能對特定的區域指定特定的良率。另一種是基于模型的方法。它是對掩膜進行光刻、CMP等仿真，將得到的圖形與版圖比對，然后迭代修改直至圖形失真達到可接受的程度。它的優點是預測更精確，缺點在于計算及數據量太大，且需要修改流程，對設計者要求更高。此外，實施全芯片仿真迭代并收斂是很困難的。

綜合考慮上述可制造性分級的優缺點，本文提出了考慮工藝變化的標準單元可制造性分級。這種方法以DFM rule對版圖的約束為基礎，綜合考量工藝參數變化對其造成的影響，用加權的方法對其分級。這種分級方法比基于規則的分級方法精度更高，可控性更強，而數據量增加有限。更為關鍵的是，這種分級方法有統一性和標準性，所以它適用于不同的工藝、不同的Foundry。如果能夠被業界接受，并被廣泛使用，那么可制造性會成為像Spice這一黃金標準(Golden Standard)中的其他參量一樣，更好地被設計者估算和運用。

本文分級方法分為設計規則影響因子和工藝參數影響因子2部分，如表1所示。

表1 分級方法

DFM規則設計規則影響因子工藝參數影響因子

發生概率1權重因子

規則權重因子 影響因子函數…

發生概率n權重因子

最終，可制造性指數=∑設計規則影響因子×工藝參數影響因子。

首先是設計規則影響因子，它包含了2部分：權重因子和影響因子函數。各主流代工廠如臺積電(TSMC)、富士通(Fujitsu)、中芯國際(SMIC)等在工藝達到90 nm或65 nm時，都對自己的標準單元庫提出了DFM規則。所謂DFM規則是指在設計規則(Required Design Rule)的基礎上，代工廠給出能使良率更高的推薦規則(Recommended Rule)。各代工廠的推薦規則類似但各有不同。本文的分級方法包含了所有的DFM規則，并對DFM規則加以權重，使得對可制造性影響更大的的因素凸現出來。要保證∑ni=1權重因子i=1，這樣才會使得分級具有統一性和標準性。此外，如果Foundry A沒有Foundry B 的某個DFM規則，只需把權重因子賦為0即可消除此規則。另一部分是影響因子函數，它對最小間距和推薦規則進行了細分，這樣使得可制造性精度更高。函數如下所示：在設計規則要求以下是不允許的，因此為0。在設計規則和推薦規則之間可由Foundry 給出遞增函數。在大于推薦規則的情況下，y值恒為1。

y=0，x≤required

f(x)，required≤x≤recommended

1，x≥recommended

其次用工藝參數因子把工藝變化考慮進去。對于同一個DFM規則，每個Foundry的工藝各有不同。即便對于同一Foundry，在工藝實現時也會隨著工藝參數變化而變化。以多晶(POLY)間距這一規則為例，即便采用相同的版圖規則——其間距為一恒定值，但由于制造工藝參數：離焦(Cefocus)不一樣，也會使得實際制造出的圖形的關鍵尺寸(Critical Dimension)有很大的變化。基于模型^［10］:P=∑60d=-60［WF(d)+WG(d)］A可得到可光刻性數值，在此也將其轉化成權重因子。同時，出現這幾種散焦的概率不同，在此用發生概率因子加以區分。發生概率與影響因子乘積的和，便可以體現工藝參數對該規則的影響，這使得分級更精確，可控性更強。

4 可制造性分級舉例及分析

本文旨在方法學的探究，因此只取2個DFM規則為例。這種簡化在原理上并無差別，因此不失其一般性。以90 nm工藝實例化表1，得表2中各參數。

設計規則影響函數如圖1所示。

圖1 影響因子函數圖

表2 分級舉例實現

DFM規則設計規則影響因子工藝參數影響因子

規則1：同一有源區中多晶硅柵間距0.7 y=0，x≤0.15f₁(x)，0.15≤x≤0.21，x≥0.2

Prob(0 nm Defocus)=0.60.2

Prob(100 nm Defocus)=0.30.1

Prob(150 nm Defocus)=0.10.7

規則2：L形多晶柵到

有源區的距離0.3 y=0，x≤0.08f₂(x)，0.08≤x≤0.121，x≥0.12

Prob(0 nm Defocus)=0.60.2

Prob(100 nm Defocus)=0.30.1

Prob(150 nm Defocus)=0.10.7

假設有2個版圖，基本圖形和參數如圖2，表3所示。根據DFM要求只需取多晶層和有源層。

圖2 DFM版圖規則

表3 DFM版圖參數

DFM1 rule/nmDFM2 rule2/nm

版圖116090

版圖2200120

根據表2得到版圖1和版圖2的可制造性指數分別為0.047 3和0.22。可見版圖2的可制造性要遠高于版圖1。圖3為光刻模擬結果，它印證了可自造性指數的有效性。

圖3 光刻模擬圖

5 結 語

在可制造性越來越重要的今天，讓設計者對電路的可制造性進行量化處理顯得越來越迫切。本文提供了一種對標準單元進行可制造性分級的解決方案。這種設計方法考慮了設計和工藝雙重因素，使得分級精度更高，可控性更強，具有統一性和標準性。

本文所用方法需提供給各代工廠一個全面的DFM規則標準，讓其自行選擇所需要的規則，提供這樣全面的標準并不容易。此外標準要考慮光刻性、化學機械拋光等因素，因此完成這樣的標準還有很多工作要做。

參考文獻

［1］Singh A，Rosin J.Random Defect Limited Yield Using a Deterministic Model［C］.USA，University/Government/Industry Microelectronics Symposium，2001.Proceedings of the Fourteenth Biennial，June 2001:144-148.

［2］Luo Jianfeng，Su Qing，Chiang C，et al.A Layout Dependent Full-Chip Copper Electroplating Topography Model［C］.USA，Computer-Aided Design，2005.ICCAD-2005.IEEE/ACM International Conference on，2005:133-140.

［3］Raghvendra S，Hurat P.DFM:Linking Design and Manufacturing［C］.USA，VLSI Design，2005.18th International Conference on，2005:705-708.

［4］Charles Chiang，Jamil Kawa.Three DFM Challenges:Random Defects，Thickness Variation，and Printability Variation.［C］.USA，Circuits and Systems，2006.APCCAS 2006.IEEE Asia Pacific Conference on，2006:1 099-1 102.

［5］Jan M Rabaey，Anantha Chandrakasan，Borivoje Nikolic.Digital Integrated Circuits: A Design Perspective［M］.Second Edition.USA，Pearson Education，2003.

［6］Nardi A，Sangiovanni-Vincentelli A.L.Synthesis for Manufacturability:A Sanity Check［C］.USA，Design，Automation and Test in Europe Conference and Exhibition，2004，2:796-801.

［7］Guardiani C，Dragone N，McNamara P.Proactive Design for Manufacturing (DFM) for Nanometer SoC Designs［C］.Proc.Custom Int.Circ.Conf.，2004:309-316.

［8］Aitken R.DFM Metrics for Standard Cell［C］.USA，Quality Electronic Design，2006.ISQED ′06.7th International Symposium on，2006(6):27-29.

［9］Ke Cao，Dobre S，Jiang Hu.Standard Cell Characterization Considering Lithography Induced Variations［C］.Design Automation Conference，2006 43rd ACM/IEEE，2006:801-804.

［10］Cote M，Hurat P.Standard Cell Printability Grading and Hot Spot Detection［C］.Quality of Electronic Design，2005.ISQED 2005.Sixth International Symposium on，2005:264-269.

作者簡介

張子文 男，1983年出生，四川成都人，碩士研究生。研究方向為數字超大規模集成電路設計及共性技術。

注：本文中所涉及到的圖表、注解、公式等內容請以PDF格式閱讀原文