ＡＶＳ視頻解碼器中ＶＬＤ模塊的硬件設計

摘 要：AVS是我國自主制定的音視頻編碼技術標準。提出一種新的適用于AVS視頻解碼的變字長解碼(VLD) 結構，重點研究AVS變字長碼的特點，通過合理的碼字分割解決碼字的存儲問題，采用桶式移位器，使得每個時鐘能處理1個碼字。采用Verilog 語言進行設計、模擬，并通過了FPGA 驗證。采用0.18 μm CMOS 工藝庫綜合，在50 MHz的時鐘頻率下工作時電路規模達到1.6萬門左右。

關鍵詞：AVS視頻標準；變長解碼；FPGA；Verilog HDL

中圖分類號：TP368.1文獻標識碼：B

文章編號：1004-373X(2008)24-024-03

Hardware Design of VLD Module in AVS Video Decoder

ZHENG Jun

(Design Center of Communication Software and ASIC，Tongji University，Shanghai，200092，China)

Abstract：AVS is the audio and video standard of China.A novel architecture for Variable Length Decoding (VLD) algorithm for AVS video decoder is proposed in the paper.According to the characteristics of AVS DCT coefficients table，the storage of code word is solved by proper code word partitioning.Barrel shift register is used so that each code word can be processed in one clock period.The module is designed，simulated based on Verilog HDL.The whole design has been verified by FPGA.The VLD is synthesized with 0.25μm CMOS cell library，and is implemented in 16，000 gates when operating at 50MHz.

Keywords：AVS;variable length decoding;FPGA;Verilog HDL

1 引 言

AVS(Audio Video Coding Standard) 標準是《信息技術先進音視頻編碼》系列標準的簡稱，是由中國自主提出的第一個音視頻編碼標準。該標準面向中國的信息產業需求，服務于高分辨率數字廣播、高密度激光數字存儲媒體、無線寬帶多媒體通訊、互聯網寬帶流媒體等重大信息產業應用。目前音視頻產業可以選擇的信源編碼標準有4個：MPEG-2，MPEG-4，MPEG-4 AVC，AVS。前3個標準是由MPEG專家組完成的，第四個是我國自主制定的。從主要技術指標——編碼效率比較：MPEG-4是MPEG-2的1.4倍，AVS和AVC相當，都是MPEG-2兩倍以上。

由于AVS采用的是上下文自適應2D-VLC，且編碼塊系數過程中進行多碼表切換，故AVS有很高的壓縮效率，這使得其算法的復雜度也高。如果采用軟件解AVS的碼流將很難滿足實時視頻解碼的要求，為此需要采用硬件實現。用硬件實現視頻解碼器一般有2種基本的實現結構:DSP 型和ASIC 型的結構。DSP 型結構基于可編程DSP核，它可以通過適當的編程，實現不同標準的解碼，其缺點是程序復雜，增加了I/O、總線以及DSP 核和專用模塊的沖突。而ASIC 結構中每個功能塊均采用專用的VLSI結構，通過系統控制器控制各部分的運行，ASIC結構能有效地提高時鐘頻率、減小芯片面積。因而為了獲得更高的性能，這里采用ASIC結構來實現。

變字長解碼是壓縮系統廣泛采用的技術。它實際上是Huffman 編碼的逆過程，其主要思想是通過對數據出現幾率的統計，使平均碼長最小化。小的碼字指向出現幾率大的數據，長的碼字指向出現幾率小的數據。AVS之所以能夠有較高的壓縮效率是因為AVS所用的變字長編碼相比以前的變字長編碼方法有許多改進和獨特的特征，它的語法元素和殘差系數是由定長碼和指數哥倫布編碼( Exp-Golomb) 構成的，其中指數哥倫布編碼和語法元素之間存在多種映射關系。AVS 還引入了起始碼和插入碼的概念，起始碼用來標識比特流語法結構的開始，插入碼是為了防止在比特流中出現偽起始碼而插入的“2’b10”兩個比特，所以在進行VLD解碼之前首先要做的工作是去掉起始碼和插入碼。

2 變長解碼器的設計

2.1 總體結構設計

整個AVS視頻解碼芯片是采用流水作業的，而VLD解碼模塊是視頻解碼的第一級流水處理，視頻解碼器通過主控制器啟動整個VLD解碼模塊開始解碼工作；整個VLD所要執行的操作有：

(1) 查找起始碼，并去除填充位；

(2) 解定長碼，即解碼幀內預測模式、宏塊類型、參考索引和運動向量等和Exp-Golomb編碼；

(3) 讀取殘差系數等，并將解碼后的殘差系數存入RAM中。

VLD的系統結構如圖1 所示，VLD負責解析出輸入碼流中的所有語法元素，并做處理；它先從外部獲得壓縮的碼流數據，碼流從片外RAM讀取送入到FIFO中緩存，以減少請求內存的次數，為了提高數據的處理效率，這里外部數據的輸入位寬和FIFO的輸出數據位寬均設定為32位；FIFO Interface模塊用于桶型移位和檢測起始碼及偽起始碼并剔除位插入，然后將碼流送入到VLC Decoder模塊供其解碼；宏塊層以上的語法元素或保存在VLC Decoder模塊內部或端口傳出，宏塊層以下的語法元素則要傳送給其他模塊做相應的處理，而block內的游程編碼數據則送入片內RAM中存儲供下一級讀取。

2.2 檢測起始碼及插入位

VLD中序列頭部的定長解碼包括起始碼檢測、偽起始碼檢測及其插入碼剔除、定長解碼3個部分。步驟如下：

(1) 從FIFO中輸入到FIFO Interface的數據寄存在2個32位的寄存器中RegA和RegB中；

(2) RegA和RegB中總共有8個字節（如圖2所示），其中第2，3，4三個字節用來檢測插入碼，而從第0，1，2三個字節中檢測起始碼。如果檢測發現這3個字節24位為“0000 0000 0000 0000 0000 0010”即是起始碼，那么第3個字節是起始碼類型。如果檢測到是插入碼則表明第2個字節中的“10”是需要剔除掉的插入位，此時輸出第2個字節的前6位，否則輸出整個字節。

2.3 定長變長碼解碼

AVS的變長碼不同于MPEG-2，也不同于H.264。AVS采用的是上下文自適應2D-VLC的指數哥倫布編碼，這使得在同等條件下AVS碼率能達到現行MPEG-2標準的一半，而且在降低解碼復雜度后卻能達到與H.264幾乎相同的效率。

(1) K階指數哥倫布碼。

指數哥倫布碼由3部分組成分別是：碼流中非0比特位前0的個數(leadingZeroBits)、一個1位和非0比特位開始leadingZeroBits+k位碼流數據，表1為k階指數哥倫布編碼表；碼字的編碼方式為：

codenum=2n+k－2k+readbits(n)，n=leadingZeroBitsAVS中k的階數取值范圍為0～3。

AVS中定義了4種描述符來表示指數哥倫布編碼的語法元素，分別是u(e)，s(e)，m(e)，c(e)，其中：描述符ue(v)表示語法元素的值等于CodeNum；se(v)根據表2 中給出的有符號指數哥倫布碼的映射關系求語法元素的值；me(v)根據標準中規定的映射關系求語法元素的值；ce(v)用于表示指數哥倫布碼與殘差系數(2D-VLD) 的映射關系，ce(v)描述的語法元素采用0 階、1 階、2 階或3 階指數哥倫布編碼進行解析，對應還有19個碼表供查找；

(2) 塊系數解碼。

AVS 對塊的殘差系數采用內容自適應的變字長編碼，其特點是每次解碼時都要根據上次解碼的結果切換碼表，其解析流程如圖3所示，首先選取哥倫布編碼的階數，因為不同的編碼方式采用的哥倫布編碼的階數不一樣；其次是從碼流中解析出codenum值；然后通過codenmu的值解析并查表得出(level，run)，再將其存入RAM中供下一級模塊使用。

(3) VLD解碼的主要結構和行為。

VLD最主要的結構模塊為桶型移位器(FIFO)和變長字解碼控制單元(VLC Decoder)，其內部結構如圖4所示；控制單元根據標志依次解析各個語法層的碼字。桶型移位器從外部緩存中讀入碼流，輸出并行解碼的碼流。對于定長碼采用直通數據的連接。對于變長碼的碼字，在變長字解碼部件內部通過查找對應的碼表(19個碼表存放于ROM中)，1個時鐘周期內直接解析出碼字，同時返回消耗的碼字長度，使桶形移位器為下一個碼字的解碼做好準備。選通器在控制信號選取相應的碼字輸出，該結構不僅功能上完全滿足變長解碼的要求，而且在基于復雜碼表分割的技術下，關鍵路徑也比較短，硬件規模也不大。

3 邏輯仿真與綜合

將提出的VLD解碼器結構設計用Verilog HDL描述，在ModelSim上通過了綜合前仿真。通過testbench直接將測試碼流數據輸入硬件描述語言仿真模型，然后將輸出數據與AVS標準參考軟件(C版本)產生的輸出對比，以實現仿真功能。

解析殘差數據是VLD最主要的任務，在VLD解析殘差的過程中，當Codenum小于59時，解析1對level和run需要5個周期。當Codenum大于等于59時，解析1對level和run需要8個周期。

整個電路使用Altera 的Quartus Ⅱ5.0 綜合工具綜合，slice 總數為4 011 個；用Synopsys 的Design Compiler 在0.18 μm CMOS單元庫下綜合，面積大約1.6萬門。變字長解碼器模塊是AVS解碼器的一部分，綜合后與其他部分集成，通過了 FPGA 驗證，用 Nios 的 Stratix ⅡEP2S60型 FPGA，其最高頻率能達到84 MHz，可以實現AVS 標準清晰度視頻的實時解碼。用CMOS 綜合最高頻率166 MHz，可以實現高清晰度視頻的實時解碼。

4 結 語

提出一種適用于AVS視頻解碼標準的變字長解碼的硬件實現方法，通過合理的碼字分割并采用ROM 存放碼表，設計了一個流水線的專用VLSI 變字長解碼結構；采用Verilog 語言實現，并通過FPGA驗證，每個時鐘周期處理1個碼字，提高了電路速度，減小了芯片面積。

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作者簡介 鄭 軍 男，1981年出生，同濟大學電子與信息工程學院信息與通信工程系通信軟件及專用集成電路設計中心在讀碩士研究生。研究方向為H.264/AVS解碼芯片的FPGA驗證與ASIC設計。