Ｃａｄｅｎｃｅ與中芯國際聯手解決系統級芯片功耗問題

Cadence與中芯國際宣布，兩家公司已經聯合開發出低功耗數字設計參考流程，支持SMIC先進的90納米工藝技術。該設計參考流程包含對Cadence Encounter時序系統的支持，以滿足設計師為計算機、消費電子、網絡及無線產品市場開發集成電路越來越高的需求。

該設計參考流程結合了Cadence Encounter數字IC設計平臺和Cadence可制造性設計(DFM)技術，攻克了低功耗、復雜的層次設計、時序及信號集成(S1)簽收等納米設計的挑戰。Cadence作為最早與SMIC合作的電子設計自動化公司之一，與SMIC一起推出了90納米Encounter低功耗系統級芯片設計參考流程。Cadence的新技術如Encounter時序系統已結合到該流程中，用于靜態時序分析(STA)簽收。

據介紹，這套“SMlC-Cadence設計參考流程”是一套完整的Encounter低功耗系統級芯片設計參考流程，其重點在在于90納米系統級芯片(SoC)的高效能源利用。它對功耗問題的優化貫穿了所有必要的設計步驟，包括邏輯綜合、模擬、測試設計、等價性檢驗、芯片虛擬原型、物理實現和完成簽收分析。此外，該流程為設計師提供了一個全面的平臺，強調快速、精確與自動時序、功耗與SI收斂，提高了Encounter的低功耗性能。它解決了層次模塊分割、物理時序優化、3—DRC提取、電壓降、泄漏和動態功耗優化、信號干擾故障和延遲分析等問題。