創新型多核處理器的發展

董立平　胡蘇太

布線延遲將影響目前主流商用超標量和VLIW技術的長遠發展。目前，一些新型多核處理器結構初露端倪，它們依賴于開發指令級并行性以外的其他更粗粒度的并行性，如數據級并行性和線程級并行性，以實現更高性能和應用效能。

僅靠擴充目前占主流的超標量和VLIW技術，要實現新一代處理器是十分困難的，其中一個主要原因是布線延遲問題。隨著芯片制造技術的發展，一個時鐘周期中信號在芯片內所能傳輸的范圍越來越小。特別當未來采用35納米以下設計技術時，在一個時鐘周期內信號所能傳輸的范圍僅為芯片面積的1％。在采用傳統架構的處理器中，為使信號傳遍芯片的各個角落往往需要很大的延遲，在進行距離最遠的兩點間通信時，會產生數十個周期的延遲，因而引起性能的急劇下降。為此，在考慮未來5～10年的處理器設計時，必須從結構設計頂層就充分考慮布線延遲問題。這要求體系結構和微體系結構進行根本的變革。

目前，一些新型CMP結構初露端倪，它們依賴于開發指令級并行性以外的其他更粗粒度的并行性，如數據級并行性和線程級并行性，以實現更高性能和應用效能。

Tile 結構處理器

我們把無布線延遲問題的小尺寸功能塊，按一定規則排列構成高速處理器的方式稱為Tile結構。這種方式由于受到小尺寸功能塊的制約，可以大大減輕在Tile內部產生的布線延遲問題。此外，由于信息傳輸僅在物理位置相距很近的幾個Tile間進行，因而也使Tile間的通信延遲得以緩解。

Tile結構與超標量處理器最大的不同就在于，Tile處理器是由多個采用相同設計的功能塊按一定規則排列構成的，其功能部件主要有計算單元、Tile間連接布線和路由器等。它與采用總線或環網連接的多核處理器有許多共同點，然而其設計思想卻有很大差別。多核處理器盡量沿用了傳統處理器設計技術，只是對高速緩存和互連網絡進行了優化以謀求更高的性能。而Tile處理器為了克服布線延遲，在傳統處理器從未采用過的Tile內部結構上下足了工夫，即在芯片上配置多個結構完全相同的Tile單元，以提高設計的可重用性，減輕驗證等作業的負擔。這種Tile結構大多采用在增加Tile單元數時，不降低工作頻率的就近連接網絡。

旨在提高大量視頻和音頻數據處理速度的專用多媒體處理器，也有采用類似Tile結構這種將多個處理器配置于二維網格結構的。然而，Tile結構面臨的最大挑戰是，作為通用處理器它必須能高效地處理各種應用。為了有效利用與傳統處理器有很大差異的Tile結構，多數Tile處理器采用了獨特的指令集結構，因而放棄了與傳統的CISC和RISC處理器的代碼互換性。此時，應用程序要用C或Fortran等高級語言描述，并用獨特的編譯器生成Tile處理器專用的目標代碼。下面介紹兩種典型的Tile結構處理器。

1）Raw處理器

美國馬薩諸塞大學正在開發的Raw處理器可以說是Tile結構的先驅，除克服布線延遲外，用活Tile結構豐富的硬件資源，充分利用處理器有限的管腿也是Raw追求的目標。目前，Raw正在進行芯片試制和系統級評價。

如圖1所示，Raw處理器由16個結構相同的Tile單元構成，而每個Tile單元由近似MIPS處理器的單指令發射內部處理計算流水線和靜態、動態網絡構成。每個Tile單元可作為具有獨立程序計數器的處理器工作，當指令或數據緩存發生錯誤時，則從配置在芯片外的主存獲取數據。

Tile單元間的通信必須借助寄存器，所有布線均被設計為短于Tile單元單邊的長度。因此，即使是根據應用的性能要求或可用晶體管數的提高，而增加集成的Tile單元數也不會降低芯片的工作頻率。假使試制芯片經過每個Tile單元時產生1個周期的延遲，則右下Tile單元要使用左上Tile單元生成的數據，會產生6個周期的通信延遲。

Tile單元中的運算流水線由8級指令流水線構成，每條運算流水線都采用單指令發射的簡單結構。盡管一個Tile單元每個時鐘周期只能處理一條指令，但16個Tile單元可同時進行運算，因而每個芯片一個時鐘周期就可完成16條指令的處理，從而達到較高的峰值性能。

為了縮短Tile單元間的通信延遲，在運算流水線的數據通路中嵌入了專門的通信機構，這樣無需特殊指令就可進行Tile單元間的數據傳送。

Raw處理器的硬件結構十分精煉，即使對最復雜的通信和計算也能提供可明確描述的指令集，在運算流水線的數據通路上還設有專門的通信機構，從而大大縮短了Tile單元間必要的通信延遲。

2) TRIPS處理器

IBM和德克薩斯大學也正在開發一款采用Tile結構的TRIPS處理器。該處理器由網狀配置的多個運算結點（Tile單元）構成，其運算結點則由單指令發射的簡單整數運算、浮點運算部件和指令緩存、操作數緩存及操作數路由器構成。采用大數據流執行方式是TRIPS處理器的一大特征。

將運算結點按4×4網狀配置的TRIPS處理器的結構如圖2所示，由于只能在鄰近結點間進行數據傳送，因而有效緩解了布線延遲問題，這點與Raw處理器相同。而與Raw處理器不同的是，配置了指令緩存、數據緩存和寄存器文件的運算結點可自動檢測數據的到達，并從運算數據齊全的指令開始執行。

TRIPS處理器不是以單個指令為單位，而是以塊為單位向運算結點分配指令。它給16個運算結點分別裝上識別符，編譯器利用這一信息靜態地將塊內的指令分配給每個運算結點。TRIPS處理器以塊為單位取出指令，當構成塊的所有指令處理完畢時，才釋放該塊所使用的資源。每個運算結點擁有多個指令緩存，可取出多個指令塊。各運算結點可在從多個指令緩存所要取出的多條指令中，將可處理的指令激活。

TRIPS處理器與Raw處理器一樣，所有Tile單元都未采用緩存結構，而是在Tile單元周圍配置了一些指令和數據緩存，因而為了取出必要的指令和數據勢必產生延遲。例如TRIPS處理器在進行向量加法運算時，從一個塊開始處理到結束需要80個時鐘周期，光取指令就需要10個時鐘周期。為了隱藏塊處理的較長延遲，TRIPS設法使處理器最多可同時并行執行8個塊的處理。

目前德克薩斯大學正在積極推進集成有32個Tile單元的TRIPS處理器的設計，并已于2005年12月開發出了可使用4個這種芯片（集成有128個Tile單元）的原型系統。

面臨的課題和今后展望

隨著布線延遲問題的日益突出，能有效減輕布線延遲影響的Tile結構開發方興未艾。目前，關于Tile結構的研究正處于包括常規應用、伺服應用和多媒體處理等各種應用的基本方法開發階段。

下一步如何引入目前正在超標量處理器中研究的存儲器訪問延遲隱藏技術和投機技術，并對Tile單元的功能及尺寸進行最優化是今后面臨的主要研究課題。此外，在保持高速處理的同時，如何減少功耗，提高芯片的可靠性也是需要重點研究的問題。Tile結構的本質就是在保持較高工作頻率的同時，使配置的多個Tile單元能并行工作，以達到較高的處理性能。因此，有助于從應用中抽出內在并行性的編程手法及通用并行程序的開發和普及也是未來的長期研究課題。

Tile結構是一種采用特殊指令集的嶄新結構，盡管在其實現和普及的過程中，仍有很多需要研究解決的課題，但作為一種面向未來10年的處理器結構，Tile結構無疑是一種魅力十足的選擇。

PIM結構處理器

超標量、超流水線處理器的設計正日趨復雜，而這種復雜性很大程度上是為了隱藏存儲器訪問延遲。為了擺脫這一趨勢，研究人員提出了PIM結構。

PIM（Processor-In-Memory），將一個或多個處理器與大容量、高帶寬的片上DRAM存儲器集成在一起，從而大大縮短訪存延遲，提高了數據帶寬。PIM的處理器本身可以是一個簡單的或普通的超標量標準處理器，也可包括一個向量部件。PIM非常適合于數據密集型運算。

Intelligent RAM（IRAM）

美國加州大學伯克利分校的Patterson等人提出了IRAM結構（如圖3所示），與傳統的結構相比，有以下的技術優勢:

● 更大帶寬和更低延遲: 重新設計存儲接口以及片上存儲器的鄰近性，存儲延時改進5%～10%，存儲帶寬提高50%～100%;

● 更高的能效: 減少與片外的聯系，改善存儲能效2%～4%;

● 低成本: 復制存儲器來填充芯片，而不是定制邏輯，可成倍降低成本;

● 在單芯片上集成更多部件，減少板的面積4%甚至更多;

● 可以調整存儲器的大小和組織使之更適合工作負載;

● 用高速、點到點的線替換IO總線，改進IO帶寬4%～8%。

但IRAM還存在很多缺陷，其中最重要的一點就是系統的可擴展性不好，從IRAM中能得到的最大存儲容量只有128MB。

Active Pages

Active Pages是加州大學Davis分校的Oskin等人提出的一種基于頁的計算模型，它賦予存儲器每一頁簡單的功能。與其他PIM方案相比，Active Pages有三個主要特性:

● 增強PIM結構中微處理器的性能，與IRAM用單芯片結構替換傳統結構不同，它更注重桌面應用對存儲的需求。應用在處理器和Active Pages之間進行劃分，如果應用中有很多浮點操作，則試圖提供給處理器更多的操作，使得它保持在峰值速度。反之，如果應用中有很多數據操作和整數運算，則劃分的目標是開發更高的并行度，盡可能使用更多的Active Pages;

● 使用與傳統存儲系統類似的接口，包括標準的存儲接口功能，提供給頁面的一組用來計算的功能集合和給每個Active Page分配虛擬地址功能中的數據可以用傳統的存儲器讀和寫命令來修改，其包含的功能通過存儲映射的寫來調用;

● 高并行度: 包含物理存儲器中成百上千的頁，支持這些頁中的同時計算。

Active Pages用可重構結構的DRAM（RADRAM）來實現，對于數據密集型計算，可以獲得1000倍于傳統存儲系統的加速比。

DIVA

很多應用有高存儲帶寬的需求。比較規則的應用，如涉及大數據量的密集矩陣運算，可以通過開發局部性、編譯優化和延遲隱藏等技術獲得很好的性能。對于不規則的應用，比如稀疏矩陣和基于指針的運算，它們一樣有高存儲帶寬的需求，但由于程序控制和數據訪問不能靜態預測以及不能有效利用Cache，存儲器訪問等待時間很長，利用傳統的實現方法不能獲得理想的性能。為此，美國南加州大學的Hall等人將PIM結構與PIM-PIM之間的互連結合起來，提出了DIVA（Data-Intensi Ve Architecture）結構，它主要通過兩種機制來提高存儲帶寬:

● 在存儲器中執行選擇計算，減少通過處理器-存儲器之間的接口傳輸數據的次數;

● 為數據和計算在整個存儲器中移動提供稱為parcels的通信機制，可以旁路處理器/存儲器總線。

DIVA的結構如圖4所示。與其他PIM結構一樣，在單個PIM芯片中，存儲帶寬的提高和訪存延遲的降低都很顯著。更重要的意義在于，DIVA中多個存儲芯片可以并行工作，操作相對獨立的數據，執行PIM間的通信而不需要經過處理器/存儲器總線。

圖4中，Host處理器通過Host-Memory接口執行標準的讀寫操作，而PIM則是具有通用和專用計算目的的硬件結構。一個PIM芯片包含多個結點、一個PIM路由協處理器（PiRC）和一個host接口。每個結點又由一個處理邏輯和幾MB的存儲器組成，其中處理邏輯是一個標準的標量微處理器，包括一個浮點單元和一個At-the-Sense-Amps Processor（ASAP），ASAP對保存在本地存儲器一行中的數據進行寬位操作，在一個時鐘周期內可以處理256位數據。通過對三個不規則應用的模擬測試，DIVA結構可以取得比較好的性能。

PIM的未來

從上述多種采用PIM技術的處理器開發情況可看出，PIM作為量產商用處理器使用仍然有待時日。第一個PIM芯片是1993年推出的EXECUBE芯片; 1996年，第一款商用的PIM芯片M32R/D誕生，但至今10年過去，PIM仍然沒有成為量產的通用處理器。其原因除了傳統處理器仍有很大發展空間外，PIM自身還存在工藝上的問題，因為制作處理器的工藝不同于制作存儲器，存儲器過低的時鐘頻率不能滿足邏輯電路的高速需要; 另外，PIM在構成系統時仍沒有統一標準的通信機制; PIM和非PIM系統之間的接口也不兼容。

仍處在探究階段的PIM技術可能首先會在一些超級計算機上得到成功應用，如美國HPCS計劃中的Cray Cascade、Sun Hero 和IBM的BlueGene項目都采用了PIM技術。但是，如何讓數百萬個PIM處理器協同求解單個并行應用問題，需要尋找不同于MPP結構的大規模并行處理和存儲平衡的體系結構方法。