ＣＭＯＳ兩級運算放大器調零電路性能分析

摘要：本文以基本的二級CMOS運算放大器為基礎，主要從結構改進方面入手，討論了如何提高CMOS運算放大器速度性能并且對電路的容差進行了較為詳細的分析。近年來隨著CMOS工藝的發展，CMOS運放已經能夠實現高增益、高速度、低噪聲等高性能要求。本文通過HSPICE和Candence工具在BSIM3V3模型AAl833C05工藝環境下的電路仿真分析了CMOS兩級運算放大器調零電路性能。

關鍵詞：CMOS運算放大器調零電路

引言

運算放大器的高速性能主要靠兩個重要的參數來衡量，即大信號響應時間和小信號響應時間。大信號響應時間由擺率決定，小信號響應則由建立時間或單位增益帶寬來決定。提高運放速度的方法有多種多樣，折疊式運算放大器有功耗較大，折疊點處寄生電容高等缺點；采用套筒式運放結構，如果采用二階結構，則會造成較大的功耗，采用一階結構則會限制差分輸出擺幅；反饋結構放大器也存在問題，一是匹配問題不易實現，二是電路的輸出跨導受輸出信號的影響較大。

本文介紹的典型基本二級運算放大器具有結構簡單、在密勒電容的調節下工作穩定、有較大的開環增益等特點，但是其單位增益帶寬較小，所以通過對基本二級CMOS運放結構增加調零電阻，在不改變其他參數的情況下通過抵消二級極點擴展單位增益帶寬。調零電阻偏差分析對實現運算放大器頻率特性具有十分重要的意義，通過討論，本文提出了對調零電阻偏差影響的分析方法。

二級運算放大器調零電路結構設計技術

基本二級CMOS運放結構如圖l所示，圖1中的M1和M2管決定了運放

圖2

圖3

圖4