為超大容量６５ｎｍＦＰＧＡ提供更高效綜合工具

編者按：在由Globalpress組織的亞洲媒體團(tuán)(Asiapress Electronics)新聞發(fā)布會(huì)上，Synplicity公司總裁兼CEO Gary Meyers先生介紹了可編程器件的發(fā)展及綜合工具的市場發(fā)展趨勢，以下是相關(guān)內(nèi)容節(jié)錄。

可編程器件正在變得越來越復(fù)雜，目前制造工藝已經(jīng)深入到65nm，在一個(gè)可編程器件上正在集成有數(shù)百萬門ASIC門電路，并集成有微處理器、DSP等等模塊。可編程器件性能和復(fù)雜程度快速提高以及成本不斷下降，使FPGA產(chǎn)品不斷滲透到越來越多的應(yīng)用領(lǐng)域，近來FPGA供應(yīng)商在不斷加強(qiáng)內(nèi)置的DSP能力，使FPGA更是如虎添翼。但這些法制趨勢也給設(shè)計(jì)帶來巨大挑戰(zhàn)，其中最為顯著的是設(shè)計(jì)收斂問題(DesignClosure)，在深亞微米工藝下，晶體管的物理形態(tài)正在直接影響布線和時(shí)序等問題，面對(duì)這些挑戰(zhàn)，F(xiàn)PGA綜合工具(FPGASynthesis)也在適應(yīng)這些發(fā)展趨勢為客戶提供更加完美的解決方案。

從另一方面看，傳統(tǒng)的可編程邏輯器件驗(yàn)證方法也在受到很大程度的挑戰(zhàn)，不足以解決全新復(fù)雜設(shè)計(jì)帶來的許多問題。以往是客戶對(duì)芯片進(jìn)行設(shè)計(jì)時(shí)，首先裝配到PCB板上，然后根據(jù)器件的運(yùn)行情況進(jìn)行設(shè)計(jì)或者再設(shè)計(jì)。但隨著芯片變得如此復(fù)雜，這種方法不再適用，需要一些全新的設(shè)計(jì)技術(shù)。為此，Synplicity公司在2005年推出了旗艦產(chǎn)品Synplify Premier，該產(chǎn)品結(jié)合了相關(guān)的Debug技術(shù)，可不不僅可以高效率完成90nm或者65nm的設(shè)計(jì)，而且可以在電路板上用自己的代碼實(shí)施實(shí)時(shí)的Debug。Synplify Premier軟件為FPGA設(shè)計(jì)人員提供了一種綜合環(huán)境，該環(huán)境采用一種按鍵物理綜合流程，融合了其獨(dú)有的圖形化物理綜合技術(shù)和建立在其通用Identify RTLDebug產(chǎn)品基礎(chǔ)上功能強(qiáng)大的RTL調(diào)試工具。通過Synplify Premier軟件，Synplicity將繼為設(shè)計(jì)出最新的可編程邏輯器件提供新的創(chuàng)新性技術(shù)。

Synplify Premierg軟件的核心部分為Synplicity新的圖形化物理綜合技術(shù)，這是一種自動(dòng)化單項(xiàng)設(shè)計(jì)流程，它能夠提供超凡的定時(shí)功能，可極大地改善時(shí)間關(guān)聯(lián)、縮短設(shè)計(jì)周期時(shí)間并減少反復(fù)。通過對(duì)物理綜合圖形化，設(shè)計(jì)人員就能夠更快地接近苛刻的時(shí)間要求，并可比單獨(dú)采用邏輯綜合性能提供20％。

Synplify Premie軟件不僅解決了可編程邏輯器件時(shí)序收斂等設(shè)計(jì)問題，其中也嵌入了尤其在亞洲市場非常重要的基于單元(cell)的設(shè)計(jì)流程，用FPGA實(shí)現(xiàn)ASIC等的一些特性，這種方法對(duì)于亞洲客戶進(jìn)行原形設(shè)計(jì)非常重要，他們可以用RTL源代碼，配合以Synplify Premier軟件工具，很快完成FPGA和ASIC之間的轉(zhuǎn)換。在ASIC設(shè)計(jì)中，只需要盡量縮短多個(gè)邏輯電路之間的物理間距，然后可以很順利地完成布線(Router)等工作，得到所需要的時(shí)序特性，這也是傳統(tǒng)的物理綜合設(shè)計(jì)方法。但對(duì)于可編程邏輯芯片設(shè)計(jì)，布線等都已經(jīng)確定，設(shè)計(jì)者無法改變，此外，布線可能依據(jù)時(shí)序特性不同而有些變化，有些長的布線可能速度很快，短的布線又可能很慢，單純把邏輯單元盡可能臨近配置在一起并不可能解決客戶的問題，Synplicity公司發(fā)明的方法是圖形化物理綜合技術(shù)，可以綜合考慮所有的布線資源，然后綜合考慮各個(gè)單元的位置、綜合以及布線。這種技術(shù)的優(yōu)勢是客戶無須太多物理設(shè)計(jì)方面的專長，可以幫助客戶在盡量短的時(shí)間內(nèi)發(fā)現(xiàn)和解決問題，改進(jìn)產(chǎn)品性能，更好完成設(shè)計(jì)。

在過去十年中，隨著音頻和視頻處理、無線通信、雷達(dá)信號(hào)處理以及許多高性能多媒體等應(yīng)用的興起，許多ASIC和FPGA芯片都逐漸嵌入了DSP功能。有兩種方法將可以將處理器嵌入到FPGA中。一種方法是使用一種軟件IP解決方案，如Xilinx的Microblaze或者是Altera的NIOS。另外一種方法是使用與FPGA集成在一個(gè)芯片上的ASIC處理器內(nèi)核，比如帶有PowerPC的XilinxVirtex-UPro和帶有AVR的AtmelFPSLIC。但DSP架構(gòu)使用的算法和FPGA硬件的設(shè)計(jì)算法存在巨大的差異，缺少有效的工具使客戶能夠無縫地轉(zhuǎn)移到內(nèi)嵌DSP架構(gòu)的FPGA設(shè)計(jì)。Synplicity公司推出的Synplify DSP產(chǎn)品代表的是一種新型的DSP設(shè)計(jì)自動(dòng)化工具，該工具使DSP設(shè)計(jì)人員能夠快速、有效地以硬件為目標(biāo)，對(duì)在Mathworks的SimulinkDSP設(shè)計(jì)工具中獲取的設(shè)計(jì)性能執(zhí)行高水平的優(yōu)化，并生成可合成的、可供執(zhí)行的RTL。

Synplicity公司最近的一個(gè)市場策略是與Xilinx聯(lián)合成立Design TaskForce，主要目的是針對(duì)超大容量的65nm FPGA架構(gòu)提供更高的產(chǎn)出率、由于設(shè)計(jì)改變導(dǎo)致的更準(zhǔn)確的可預(yù)測結(jié)果、以及復(fù)雜射程更高的自動(dòng)化功能。