基于ＦＰＧＡ任意分頻系統設計

摘 要：本丈給出了分頻技術通用模型。并結合最新的一些分頻技術，提出了一種基于FPGA全新的分頻系統的設計方法，簡單的介紹了設計的思路、原理及其算法，并對該方案的性能進行了分析，給出了仿真波形，RTL綜合電路圖。

關鍵詞：同步預處理；FPGA；整數分頻；小數分頻

引言

隨著無線電技術的迅猛發展，雷達、導航、宇宙飛船、導彈以及空間探索工作的開展，需要高精度、高穩定度的頻率源。這些頻率源不但造價昂貴，而且它們基本上都只能輸出單一頻率。而目前在生產實踐和科學研究中，卻往往要求獲得大量的高穩定度的頻率。隨著超大規模可編程器件的出現，人們往往從一個或多個標準頻率源，通過分頻技術，得到自己所需要的頻率，為此我們設計一個分頻系統的通用模塊，它能夠進行任意分頻，由于采用的分頻技術是利用數字運算(加、減、乘、除)產生的，因此頻率穩定，分頻速度快，可以滿足大多生產和科研要求。

通用分頻系統模型

通用分頻頻系統由四大模塊組成，第一部分是同步預處理；第二部分是技術器／累加器模塊；第三部分是算法部分；第四部分是選擇輸出。其結構如圖1所示。

同步預處理

首先，我們對輸入分頻時鐘(inclk)進行預同步，對輸入信號進行同步復制，使得輸入信號與系統時鐘(SYSCLK)達到同步。在理想狀態下，如果SYSCLK頻率：Fsys=128MHz，則系統時鐘周期(單位：ns)為：

Tsys：109／128×106＝125／16ns(1)

分頻in_clk頻率：Fin clk=44kGHz，則in clk時鐘周期(單位：ns)為：

Tin_clk＝109／44X103：(25／11)×104ns(2)

那么通過計算，用系統時鐘對in clk的復制，在一個in_clk周期內，由于系統時鐘精度所產生的系統標準誤差esys范圍區間是：

esys[－7．1023ns／Tin clk，0．7102ns／Tinclk](3)

上面分析的是同步預處理的理論過程，下面重點介紹，同步預處理的實現過程。

在圖1中波形中，首先可以看到系統進行同步預處理的過程，即提取分頻信號的上升沿和下降沿標志信號，并讓該上升沿和下降沿做到與系統時鐘sysclk同步。

下面我來說明程序是怎么樣從cll_in中取出clk_upedge、clk_downedge。首先讓clk_in通過一個時鐘為sysclk的D觸發器，這樣得到clkregl信號，在把clkregl通過一個時鐘同樣為sysclk的D觸發器得到信號clkreg2，然后在取clkregl的高電平和clkreg2的低電平的時候，取出一個clk_upedge的高電平，其它為低電平；同樣可以在clkregl的低電平和cikreg2高電平時，取出一個clk downedge的高電平，其它為低電平。因為整個提取過程都是在系統時鐘的上升沿進行的，所以提取得到上升沿和下降沿能夠做到和系統時鐘同步。從圖2中可以看到clk_downedge、clk_upedge、clkregl、clkreg2的仿真波形。實現電路圖見圖3。

累加器／計數器

通常在分頻技術中，經常使用的最多的器件就是計數器／累加器，通過計數器的計數功能可以完成整數的任意分頻；通過累加器的運算，可以完成小數的任意分頻。在后我會詳細介紹計數器／累加器在這兩種分頻技術運用。

算法部分

算法部分是整個通用分頻器的心臟，如整數分頻50％的占空比，小數分頻的實現，這些要求全部使用算法實現的，因此一個算法的好壞，就決定了程序分頻器的直接性能指標。在后會詳細描述兩種分頻技術的算法。整數比較簡單，小數相對來說比較復雜。

選擇輸出

當完成了各類運算后，就需要把得到的結果輸出，選擇輸出在系統時鐘的驅動下完成信號的輸出。

任意整數分頻技術

整數分頻技術是整個分頻技術中最基礎的分頻技術，其中整數分頻包括偶數分頻和奇數分頻。下面介紹一種經典的任意整數分頻技術，它可做到占空比50％的要求。首先，利用倍頻技術，把cn_upedge、clldownedge合并成一個信號du_clk，這樣就可以得到一個頻率是clk_in兩倍的信號，在利用計數器在du_clk的時鐘下計所需要整數個時鐘的高電平，所需整數個時鐘的低電平，就可以順利地把整數分頻分出來了，并且可以獲得50％的占空比。仿真波形如圖4所示。RTL電路圖如圖5所示。

整數分頻性能分析

1．延遲時間。因為是以系統時鐘為參照，從RTL綜合電路圖可以看到整個系統，在sysclk的驅動下工作，因此系統是一個同步系統，所以本地復制信號與輸入參考信號的相位誤差最大為一個SYSCLK周期。我們使用的是A1tera公司的stratixⅡ系列EP2S15F672C4芯片，系統時鐘頻率最高能達到217．44MHz，最大誤差為4．599ns。

2．整數分頻范圍。因為采用任意整數分頻算法，分頻后輸出信號的頻率范圍可以從OHz到系統時鐘的最高頻率的一半。對于分頻的范圍，可以做到一萬以上都沒有問題的。當然選擇范圍值還要根據芯片的邏輯單元多少來定。

任意小數分頻

小數分頻技術相對來說比較復雜，因為該分頻技術存在一個算法問題。下面首先來介紹算法的理論過程。假設小數分頻比是Q，分頻器輸入脈沖數是N，分頻器輸出脈沖數是M，則

Q=N／M

另外由于小數分頻不要求占空比，因此只要在M個周期里面取出N個周期的時鐘就可以了。另外

N=Q*M

所以可以設計一個寄存器里面放Q值，乘M，就相當于把Q值累加M次，這樣就可以得到N的值了，從而可以實現分頻比的要求了。

下面詳細的介紹算法的實現過程。該算法需要的器件，主要三部分組成：累加器，邏輯控制電路，脈沖輸出電路。

累加器組要有寄存器和加法器構成，主要完成的任務是不斷的累加運算。邏輯控制電路，主要的任務是完成累加器的高位溢出處理，所謂的高位溢出處理主要包括兩個步驟：1先判斷高位是否溢出。2然后處理高位的兩種情況，如果溢出，則需要做兩項處理：第一、輸出一個分頻信號的時鐘；第二、把溢出位清零其它位保持不變；反之，這輸出一個低電平，其余保持不變。輸出電路完成的任務是當高位為溢出時，完成輸出一個分頻信號的時鐘。

下面將舉例說明該算法的流程。假設要設計一個3／4分頻的分頻器，3／4的小數是0．11，為了運算方便，本次算法中我們采用定點運算。因此輸入的二進制值均為小數點后面的二進制數，例如本次設計的輸入數據寬度是32，用數組NUM[31．0]表示輸入數據存放單元，數組ADD[32．0]表示運算數據存放單元，所以輸入數據NUM[31．0]＝C0000000H。

當分頻信號第一個時鐘的上升沿到來后，把數據送入累加器，假設初始狀態累加器的值ADD[32．0]＝000000000H，那么這時累加器 的運算值就變成ADD[32．0]＝0C0000000H，高位ADD[32]＝0，運算沒有溢出，所以輸出outclk為0；當第二個分頻時鐘到來后，累加器的運算值ADD[32．．0]＝180000000H，高位ADD[32]=1，運算有溢出，做高位溢出處理；當第三個分頻時鐘來以后，這時由于高位已經被清零了，所以累假器的運算值ADD[32．．0]=140000000H，ADD[32]仍舊等于1，繼續做高位溢出處理；當第四個分頻時鐘來以后，累加器的值ADD[32．．0]＝10000H，高位ADD[32]=1，繼續做高位溢出處理。可以看到，當累積器做完四次運算后，又回到了初始狀態。ADD[32．．0]=000000000H，這樣就完成一個循環，并成功的完成了3／4的小數分頻。仿真波形見圖6所示。

小數分頻器性能分析

1．延遲時間。因為是以系統時鐘為參照的，圖8是整個小數分頻算法的綜合電路圖，可以看到整個電路都是在sysclk的驅動下工作的，因此整個系統時一個同步系統，所以本地復制信號與輸入參考信號的相位誤差最大為一個SYSCLK周期，我們使用的是A1tera公司的stratixⅡ系列EP2S15F672C4芯片，系統時鐘頻率最高能達到312．99MHz，最大誤差為3．195ns。其他主要時序分析如圖7所不。

2．小數分頻范圍及其精度。因為我們采用任意小數分頻算法，分頻后輸出信號的頻率范圍可以從OHz到系統時鐘的最高頻率的一半。對于精度，可以做到小數點后任意值，但是刻意的追求精度，是以浪費芯片面積為前提的。因此選擇精度值還要根據芯片的邏輯單元多少來定。